KR950002017B1 - Current reduction circuit of sense amplifier - Google Patents

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KR950002017B1 KR1019910024920A KR910024920A KR950002017B1 KR 950002017 B1 KR950002017 B1 KR 950002017B1 KR 1019910024920 A KR1019910024920 A KR 1019910024920A KR 910024920 A KR910024920 A KR 910024920A KR 950002017 B1 KR950002017 B1 KR 950002017B1
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Abstract

The current reduction circuit includes a pre-decoder consisting of an address input, an address buffer circuit receiving the address input signal, a NAND gate and an inverter, a X-decoder receiving the output of the pre-decoder and selecting a word line, a memory cell array consisting of a word line, a couple of bit lines, an N-channel transistor operating the bit lines and unit cell, an N-channel transistor employing the final stage of the word line as its gate terminal, a P-channel transistor whose drain is connected to the drain of the N-channel transistor, a delay connected between the drain of the N-channel transistor and the NAND gate of the pre-decoder, and an inverter connected between the drain of the N-channel transistor and sense amplifier.

Description

센스증폭기의 전류감소회로Current Reduction Circuit of Sense Amplifier

제1도는 종래의 센스증폭기에서의 전류감소회로도.1 is a current reduction circuit diagram of a conventional sense amplifier.

제2a, b도는 종래의 센스증폭기에서의 전류감소회로에 따른 신호파형도.2A and 2B are signal waveform diagrams of current reduction circuits in a conventional sense amplifier.

제3도는 본 발명에 따른 센스증폭기에서의 전류감소회로도.3 is a current reduction circuit diagram of a sense amplifier according to the present invention.

제4a, 4f도는 본 발명에 따른 센스증폭기에서의 전류감소회로에 따른 신호파형도.4a and 4f are signal waveforms of a current reducing circuit in a sense amplifier according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 어드레스 입력 2 : EQ 신호발생회로1: address input 2: EQ signal generating circuit

3 : SE 신호발생회로 4 : 센스증폭기3: SE signal generator circuit 4: sense amplifier

5 : 메모리셀어레이 6 : X-디코더5: Memory Cell Array 6: X-Decoder

7 : 지연기 8 : 프리-디코더7: delay 8: pre-decoder

9 : 어드레스 버퍼9: address buffer

본 발명은 반도체소자에 있어서의 센스증폭기에 관한 것이며, 특히, 센스증폭기의 전류를 감소시키기 위한 개선된 전류감소회로에 관한 것이다.The present invention relates to a sense amplifier in a semiconductor device, and more particularly to an improved current reduction circuit for reducing the current of a sense amplifier.

일반적으로, 반도체 메모리소자인 SRAM(Static Random Access Memory)에서, 센스증폭기에 흐르는 전류를 감소시키기 위해서는 어드레스가 변경되었을 때, 원숏펄스(one shot pulse)를 발생하는 ATD(ADDRESS TRANSITION DETECTION)방법을 이용하여, 일정기간동안만 센스증폭기를 온시키고, 나머지 기간동안에는 센스증폭기를 오프시키는 방법을 이용하여 센스증폭기에 흐르는 전류를 감소시켰다.In general, in order to reduce the current flowing to the sense amplifier in the SRAM (Static Random Access Memory), which is a semiconductor memory device, the ATD (ADDRESS TRANSITION DETECTION) method of generating a one shot pulse when an address is changed is used. Therefore, the current flowing through the sense amplifier was reduced by using a method of turning on the sense amplifier only for a certain period and turning off the sense amplifier for the remaining period.

이하, 제1도 및 제2도에 도시된 도면을 참조로 하여 종래의 센스증폭기의 전류감소회로에 관해 설명하기로 한다.Hereinafter, a current reducing circuit of a conventional sense amplifier will be described with reference to the drawings shown in FIGS. 1 and 2.

제1도는 종래의 센스증폭기에서의 전류감소회로를 도시한 것인데, 여기서, 어드레스 입력(1)을 거친 신호는 어드레스가 변할 때 원숏펄스인 신호 ΦEQ를 ATD방법을 이용하여 발생되게 ΦEQ 신호발생회로(2)에 인가되며, 상기 원숏펄스 신호 ΦEQ는, 센스증폭기를 선택하는 SE신호와 상기 원숏펄스신호 ΦEQ를 조합하여 신호 ΦSE를 발생하는 ΦSE 신호발생회로(3)에 인가되며, 상기 ΦSE신호는 센스증폭기(4)에 인가되는데, 여기서, 센스증폭기(4)는 P채널 트랜지스터(P1,P2)와, 데이터 비트신호를 입력으로 수신하며, 센스증폭기의 출력을 전송하는 N채널 트랜지스터(N1, N2)와, 상기 ΦSE 발생회로에서 발생된 ΦSE신호가 게이트 단자에 인가되며, 드레인 단자가 N채널 트랜지스터(N1, N2)의 공동 소오스 단자에 접속된 N채널 트랜지스터(N3)로 구성되어 있다.FIG. 1 shows a current reduction circuit in a conventional sense amplifier, wherein a signal passing through the address input 1 generates a ΦEQ signal, which is a one-shot pulse when the address is changed using the ATD method. 2), and the one-short pulse signal? EQ is applied to the? SE signal generation circuit 3 which generates a signal? SE by combining the SE signal for selecting a sense amplifier and the one-short pulse signal? EQ, and the? SE signal is sensed. Applied to the amplifier 4, where the sense amplifier 4 comprises P-channel transistors P 1 , P 2 and data bits. The N-channel transistors N 1 and N 2 for receiving a signal as an input and transmitting the output of the sense amplifier, and the Φ SE signal generated by the Φ SE generating circuit are applied to the gate terminal, and the drain terminal is the N-channel transistor N 1, is composed of an N-channel transistor (N 3) connected to a common source terminal of the N 2).

제2a, d도는 종래의 센스증폭기에서의 전류감소회로에 따른 신호파형도인데, 제2a, d도를 참조로 하여 제1도의 회로구성에 관해 설명하기로 한다.2A and 2D are signal waveform diagrams of current reduction circuits in a conventional sense amplifier, and the circuit configuration of FIG. 1 will be described with reference to FIGS.

먼저, 센스증폭기를 선택하는 제2c도의 SE신호와 원숏펄스인 제2b도의 ΦEQ신호를 조합하여 형성된 제2d도 ΦSE신호가 로우인 때는, 입력이 데이터비트에 의해 센스증폭기가 오프되어 센스증폭기의 출력은 항상 하이로 유지된다.First, when the 2D diagram ΦSE signal formed by combining the SE signal of FIG. 2C selecting the sense amplifier and the ΦEQ signal of FIG. This turns off the sense amplifier so that the output of the sense amplifier always remains high.

다음에, ΦEQ 신호발생회로(2)에 제2a도의 어드레스 입력이 인가되며, ATD방법에 의해 제2b도의 ΦEQ신호가 발생된다. 또한 센스증폭기(4)를 온시키기 위한 제2c도의 SE신호가 센즈증폭기에 인가되나, 제2b도의 ΦEQ신호가 하이 상태로 되기까지는 신호 제2d도의 ΦSE신호가 하이로 온되지 않는다. 그리고, 나서, 제2b도의 신호 ΦEQ가 로우에서 하이로 변경되면, 제2c도의 신호 SE와 결합되어 제2d도의 신호 ΦSE가 하이로 되어 센스증폭기가 동작하게 된다. 제2d도의 신호 ΦSE가 하이인 상태에서 센스증폭기가 동작이 되어 센싱을 하고 센싱이 완료된 후에는 제2d도의 신호 ΦSE가 로우가 되어 센스증폭기를 오프시켜 센싱동작을 하지 못하게 하여 센스증폭기에 흐르는 전류를 차단하게 된다.Next, the address input of FIG. 2a is applied to the phi EQ signal generating circuit 2, and the phi EQ signal of FIG. 2b is generated by the ATD method. In addition, the SE signal of FIG. 2c for turning on the sense amplifier 4 is applied to the sense amplifier, but the ΦSE signal of the signal 2d of FIG. 2d is not turned high until the ΦEQ signal of FIG. 2b is made high. Then, when the signal? EQ in FIG. 2b is changed from low to high, the signal? SE in FIG. 2d is made high in combination with the signal SE in FIG. In the state where the signal φSE of FIG. 2d is high, the sense amplifier operates to sense. After sensing is completed, the signal ΦSE of FIG. Will be blocked.

그러나, 상기 종래의 방법에 있어서는 두가지 문제점이 발생된다. 그 첫째는, 신호 SE가 하이로 되어 센스증폭기(4)를 온시키지만, 신호 ΦEQ가 하이로 되기전까지는 센스증폭기가 동작을 하지 않게 된다. 따라서, 비록 센스증폭기(4)의 동작은 신호 ΦEQ에 의존하나, 어드레스 입력이 변하여 신호 ΦEQ가 발생되기 전까지는 상당한 시간이 걸리게 되므로, 결과적으로 센스증폭기의 동작이 지연되는 문제점이 있었다.However, two problems arise in the conventional method. First, the signal SE goes high to turn on the sense amplifier 4, but the sense amplifier does not operate until the signal? EQ goes high. Therefore, although the operation of the sense amplifier 4 depends on the signal? EQ, it takes a considerable time before the address? Is changed and the signal? EQ is generated, resulting in a delay in the operation of the sense amplifier.

또한, 신호 ΦSE가 신호 ΦEQ에 의해 동작되므로 신호 ΦEQ가 온되는 시간과 폭이 매우 중요하게 된다. 그러나, 상기 신호 ΦEQ는 셀을 선택하는 워드라인과는 무관하게 발생되므로, 워드라인에 따른 신호 ΦSE의 온되는 시간과 폭을 결정하는데 많은 어려움이 있었다.In addition, since the signal? SE is operated by the signal? EQ, the time and width at which the signal? EQ is turned on are very important. However, since the signal Φ EQ is generated irrespective of the word line for selecting a cell, there are many difficulties in determining the time and width of the signal φ SE according to the word line.

따라서, 본 발명은 상술한 종래기술의 문제점을 제거하여 개선된 센스증폭기의 전류감소회로를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide an improved current reduction circuit of a sense amplifier by eliminating the problems of the prior art described above.

상기 목적을 달성하기 위해 본 발명은 센스증폭기에 흐르는 전류를 감소시키기 위한 전류감소회로에 있어서, 어드레스 입력과, 상기 어드레스 입력의 신호를 수신하는 어드레스 버퍼회로와, 한 단자에서 상기 어드레스 버퍼회로(9)의 출력을 수신하며, 다른 한 단자에서는 신호 ΦP를 수신하는 낸드게이트(NAND) 및 상기 낸드게이트(NAND)의 출력을 수신하는 인버터(INV1)로 구성된 프리디코더(8)와, 상기 프리디코더(8)의 출력을 수신하여, 워드라인 WL을 선택하기 위한 X-디코더(6)와, 상기 X-디코더(6)에 의해 선택되는 워드라인과, 한쌍의 비트라인과, 상기 비트라인을 동작시키는 N채널 트랜지스터(N4, N5) 및 단위셀로 구성된 메모리 셀 어레이와, 상기 워드라인 WL의 최종단 WLB이 게이트단자가 되는 N채널 트랜지스터(N6)와, 상기 N채널 트랜지스터(N6)의 드레임 단자에 드레인 단자가 접속된 P채널 트랜지스터(P3)와, 상기 N채널 트랜지스터(N6)의 드레인 단자(C)와 프리디코더의 낸드게이트(NAND)사이에 접속되어 지연신호 ΦP를 발생시키는 지연기와, 상기 N채널 트랜지스터(N6)의 드레인 단자(C)와 센서증폭기(4)사이에 접속되어, 센스증폭기의 입력신호 ΦSE신호를 발생시키는 인버터(INV2)로 구성되어 있는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a current reduction circuit for reducing a current flowing through a sense amplifier, comprising: an address input circuit, an address buffer circuit for receiving a signal of the address input, and the address buffer circuit 9 at one terminal; And a predecoder 8 composed of a NAND gate NAND for receiving the signal Φ P and an inverter INV1 for receiving the output of the NAND gate, and the predecoder ( An X-decoder 6 for receiving the output of 8) and selecting a word line WL, a word line selected by the X-decoder 6, and a pair of bit lines And the bit line A memory cell array comprising N-channel transistors N4 and N5 and unit cells for operating the N-channel transistors, an N-channel transistor N6 whose final terminal WLB of the word line WL is a gate terminal, and an N-channel transistor N6 P-channel transistor P3 having a drain terminal connected to a drain terminal, a drain connected between the drain terminal C of the N-channel transistor N6 and the NAND gate NAND of the predecoder to generate a delay signal .phi.P. And an inverter INV2 connected between the drain terminal C of the N-channel transistor N6 and the sensor amplifier 4 to generate the input signal .phi.SE signal of the sense amplifier.

이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with the accompanying drawings.

제1도 및 제2도는 이미 앞에서 설명되어 있으므로 상세한 설명은 생략하기로 한다.1 and 2 have already been described above, so a detailed description thereof will be omitted.

제3도는 본 발명에 따른 센스증폭기에서의 전류감소회로도이다. 그 구성을 살펴보면, 어드레스 버퍼회로(9)의 출력이 인가되며, 낸드게이트(NAND)와 인버터(INV1)로 구성된 프리디코더(8)회로와, 워드라인을 선택하기 위한 X-디코더회로(6)와, 비트라인을 동작시키기 위한 N채널 트랜지스터(N4, N5) 및 단위셀로 구성된 메모리셀 어레이(5)와, 신호 ΦSE를 발생시키기 위한 P채널 트랜지스터(P3) 및 워드라인의 한 단부가 게이트 단자가 되는 N채널 트랜지스터(N6)와, P채널 트랜지스터(P3)와 N채널 트랜지스터(N6)의 드레인이 만나는 정션(C)으로부터의 신호를 지연시켜 신호 ΦP를 발생시키는 지연기(7) 및 상기 정션(C)으로부터의 신호를 인버터시켜 센스증폭기(4)에 신호 ΦSE를 발생시키는 인버터(INV2)로 구성되어 있다.3 is a circuit diagram illustrating a current reduction in a sense amplifier according to the present invention. Looking at the configuration, the output of the address buffer circuit 9 is applied, a predecoder 8 circuit composed of a NAND gate and an inverter INV1, and an X-decoder circuit 6 for selecting a word line. Wow, bit line Memory cell array 5 comprising N-channel transistors N4 and N5 and unit cells for operating the < Desc / Clms Page number 5 > and P-channel transistor P3 for generating the signal? From the delay unit 7 and the junction C which delay the signal from the junction C where the transistor N6 and the drain of the P-channel transistor P3 and the N-channel transistor N6 meet to generate a signal? The inverter INV2 is configured to generate a signal?

제4a, f도는 제3도의 본 발명의 전류감소회로 각각의 신호파형도이다. 제4a, f도를 참조로 하여 제3도를 설명하면, 제4a도의 어드레스 입력이 변화하면 어드레스 버퍼회로(9)를 거친 신호는 프리-디코더(5)의 낸드게이트(NAND) 및 인버터(INV1)를 거쳐, X-디코더(6)를 통과한후 워드라인을 선택하게 된다. 여기에서 낸드게이트(NAND)의 한 단자에 입력되는 제4f도의 신호 ΦP는 초기에는 하이로 유지되므로, 어드레스 입력이 어드레스 버퍼회로(9)를 거쳐 프리디코더(8)를 지나 워드라인을 선택하게 된다.4A and 4F are signal waveforms of the current reduction circuit of the present invention shown in FIG. Referring to FIGS. 4A and 4F, FIG. 3 will be described. When the address input of FIG. 4A changes, the signal passing through the address buffer circuit 9 is converted to the NAND gate and the inverter INV1 of the pre-decoder 5. After passing through the X-decoder 6, the word line is selected. Since the signal phi P of FIG. 4f input to one terminal of the NAND gate is initially kept high, the address input passes through the address buffer circuit 9 and passes through the predecoder 8 to select a word line. .

참조로, 워드라인을 폴리실리콘으로 제조되므로, 폴리실리콘을 자체의 저항 R을 가지며, 상기 폴리실리콘과 다은 물질사이에는 캐패시터 C가 존재하게 된다. 또한 부호(WLA)는 워드라인의 초기부를 나타내며, 부호(WLB)는 워드라인을 최종부를 나타내며, WLA와 WLB사이에는 폴리실리콘 저항 R과 캐패시턴스 C가 존재하게 된다. 워드라인이 하이로 선택되기 전에는 워드라인이 로우이므로, N채널 트랜지스터(N6)는 오프가 되며, P채널 트랜지스터(P3)의 게이트에는 로우신호가 인가되므로, P채널 트랜지스터(P3)는 동작하게 되어, 정션(C)이 하이로 된다. 그리고, 지연기(7)를 거친 제4f도의 신호 ΦP도 하이로 유지되고, 인버터(INV2)를 거친 제4e도의 신호 ΦSE는 로우가 되므로 센스증폭기(4)는 동작하지 않는다.For reference, since the word line is made of polysilicon, the polysilicon has its own resistance R, and a capacitor C exists between the polysilicon and the next material. In addition, the sign WLA denotes an initial portion of the word line, the sign WLB denotes a final portion of the word line, and a polysilicon resistor R and a capacitance C exist between the WLA and the WLB. Since the word line is low before the word line is selected high, the N-channel transistor N 6 is turned off, and a low signal is applied to the gate of the P-channel transistor P3, so that the P-channel transistor P3 operates. The junction C goes high. Since the signal? P of FIG. 4f through the delay unit 7 remains high and the signal? SE of FIG. 4e through the inverter INV2 goes low, the sense amplifier 4 does not operate.

어드레스 입력(1)에 신호가 들어오면, 어드레스버퍼(9)를 거쳐 프리디코더 회로(8)와 X-디코더(6)를 거쳐 워드라인을 선택하게 된다. 다음에, 상기 신호는 워드라인의 초기부(WLA)로 부터 최종부(WLB)를 거쳐 최종셀의 워드라인까지 지난후 하이로 되어 판독동작이 완료되면, N채널 트랜지스터(N6)의 게이트가 하이로 되므로 N채널 트랜지스터(N6)가 동작하게 되어 정션(C)은 로우로 된다. 정션(C)이 로우로 되면 인버터(INV2)를 거친 제4e도의 신호 ΦSE가 하이로 되어 센스증폭기(4)가 동작하게 된다.When a signal is input to the address input 1, the word line is selected via the pre-decoder circuit 8 and the X-decoder 6 via the address buffer 9. Next, the signal goes high from the initial portion WLA of the word line through the final portion WLB to the word line of the last cell. Since the N-channel transistor N6 is operated, the junction C goes low. When the junction C goes low, the signal phi SE of FIG. 4e through the inverter INV2 goes high to operate the sense amplifier 4.

또한 정션(C)이 로우이므로, 지연기(7)를 거친 제4f도의 신호(ΦP)도 로우로 되며, 프리디코더(8)의 낸드게이트(NAND)의 입력도 로우이므로, 낸드게이트(NAND)출력은 하이가 되고 인버터(INV1)의 출력은 로우로 된다. 다음에 상기 로우신호가 X-디코더(6)를 거치면, 하이상태의 워드라인이 로우로 변하게 된다. 다시 워드라인이 로우로 되면, N채널 트랜지스터(N6)의 게이트단자가 로우가 되므로 N채널 트랜지스터(N6)는 동작하지 않게 된다. 따라서, 정션(C)은 P채널 트랜지스터(P3)에 의해 다시 하이로 올라가게 된다. 정션(C)이 하이로 변하면, 인버터(INV2)를 거친 제4e도의 신호 ΦSE가 로우로 되어 워드라인이 오프되는 것과 동시에 센스증폭기(4)를 오프시킨다. 또한, 정션(C)의 하이신호가 지연기(7)를 거친 신호 제4f도의 ΦP도 하이로 되므로 다음의 어드레스 입력이 유입되는 데에도 문제가 없게 하여 준다.Since the junction C is low, the signal? P of FIG. 4f through the delay unit 7 is also low, and the input of the NAND gate NAND of the predecoder 8 is also low, and thus the NAND gate NAND. The output goes high and the output of the inverter INV1 goes low. Next, when the low signal passes through the X-decoder 6, the word line in the high state changes to low. When the word line becomes low again, the gate terminal of the N-channel transistor N6 becomes low, and thus the N-channel transistor N6 does not operate. Therefore, the junction C is raised to the high again by the P-channel transistor P3. When the junction C changes high, the signal? SE of FIG. 4e through the inverter INV2 goes low to turn off the sense amplifier 4 at the same time as the word line is turned off. In addition, since the high signal of the junction C becomes ΦP in the signal 4f of the signal passing through the delay unit 7, the high signal is also prevented from entering the next address input.

이상에서 살펴본 바와 같이, 본 발명에 따른 전류감소회로는 센스증폭기(4)의 선택시간을 워드라인이 하이로 선택하면 센스증폭기(4)를 온시키고, 워드라인이 로우로 되면 센스증폭기(4)가 오프되어, 센스증폭기(4)가 워드라인에 따라 동작하게 하는 신호 ΦSE를 따로 조정해야 하는 문제점을 제거하는 효과를 가진다.As described above, the current reduction circuit according to the present invention turns on the sense amplifier 4 when the word line is selected as the selection time of the sense amplifier 4, and when the word line is low, the sense amplifier 4 is turned on. Is turned off, thereby eliminating the problem of separately adjusting the signal? SE which causes the sense amplifier 4 to operate along the word line.

Claims (1)

센스증폭기에 흐르는 전류를 감소시키기 위한 전류감소회로에 있어서, 어드레스 입력(1)과, 상기 어드레스 입력의 신호를 수신하는 어드레스 버퍼회로(9)와, 한 단자에서 상기 어드레스 버퍼회로(9)의 출력을 수신하며, 다른 한 단자에서는 신호 ΦP를 수신하는 낸드게이트(NAND) 및 상기 낸드게이트(NAND)의 출력을 수신하는 인버터(INV1)로 구성된 프리디코더(8)와, 상기 프리디코더(8)의 출력을 수신하여, 워드라인 WL을 선택하기 위한 X-디코더(6)와, 상기 X-디코더(6)에 의해 선택되는 워드라인과, 한쌍의 비트라인과, 상기 비트라인을 동작시키는 N채널 트랜지스터(N4, N5) 및 단위셀로 구성된 메모리 셀 어레이(5)와, 상기 워드라인 WL의 최종단 WLB이 게이트단자가 되는 N채널 트랜지스터(N6)와, 상기 N채널 트랜지스터(N6)의 드레인 단자에 드레인 단자가 접속된 P채널 트랜지스터(P3)와, 상기 N채널 트랜지스터(N6)의 드레인 단자(C)와 프리디코더(8)의 낸드게이트(NAND)사이에 접속되어 지연신호 ΦP를 발생시키는 지연기(7)와, 상기 N채널 트랜지스터(N6)의 드레인 단자(C)와 센스증폭기(4)사이에 접속되어, 센스증폭기의 입력신호 ΦSE신호를 발생시키는 인버터(INV2)로 구성되어 있는 것을 특징으로 하는 센스증폭기의 전류감소회로.A current reduction circuit for reducing current flowing through a sense amplifier, comprising: an address input (1), an address buffer circuit (9) receiving a signal of the address input, and an output of the address buffer circuit (9) at one terminal And a predecoder 8 composed of a NAND gate NAND for receiving the signal Φ P and an inverter INV1 for receiving an output of the NAND gate, and the predecoder 8 of the predecoder 8. An X-decoder 6 for receiving an output and selecting a word line WL, a word line selected by the X-decoder 6, and a pair of bit lines And the bit line A memory cell array 5 including N-channel transistors N4 and N5 and unit cells for operating the N-channel transistors, an N-channel transistor N6 whose final terminal WLB of the word line WL is a gate terminal, and the N-channel transistor ( A delay signal connected between a P-channel transistor P3 having a drain terminal connected to a drain terminal of N6, a drain terminal C of the N-channel transistor N6, and a NAND gate NAND of the predecoder 8; To an inverter INV2 connected between a retarder 7 for generating? P and a drain terminal C of the N-channel transistor N6 and a sense amplifier 4 to generate the input signal? SE of the sense amplifier. A current reduction circuit of a sense amplifier, characterized in that the configuration.
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