KR950000140B1 - Amorphous silicon tft - Google Patents
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 25
- 239000011521 glass Substances 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 239000010409 thin film Substances 0.000 claims description 17
- 229910052746 lanthanum Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 229910052745 lead Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000002834 transmittance Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 239000003989 dielectric material Substances 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000000151 deposition Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 4
- 229910000831 Steel Inorganic materials 0.000 description 3
- 239000010959 steel Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
Description
제 1 도는 종래의 박막 트랜지스터의 단면도1 is a cross-sectional view of a conventional thin film transistor
제 2 도는 본 발명이 박막 트랜지스터의 단면도.2 is a cross-sectional view of a thin film transistor of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 유리기판 2 : 게이트1: glass substrate 2: gate
3 : 절연층 4 : 비정질 규소층3: insulation layer 4: amorphous silicon layer
5 : n+형 비정질규소층 6 : 금속층5: n + type amorphous silicon layer 6: metal layer
7 : 강 유전체 층7: steel dielectric layer
본 발명은 박막 트랜지스터에 관한 것으로 특히 액정 C-TV에 적당하도록한 투명 박막 강유전체 2층 구조의 게이트 절연막을 가진 비정질규소박막 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistors, and more particularly to an amorphous silicon thin film transistor having a gate insulating film of a transparent thin film ferroelectric two-layer structure suitable for liquid crystal C-TV.
제 1 도에 종래 기술에 의한 박막 트랜지스터의 구조를 나타내며, 도면에서 알 수 있는 바와 같이 Cr 게이트금속(2)위에 게이트 절연층(3)으로서, 예를 들면 LPCVD, 스퍼터링, PECVD 등의 장비를 이용하여 SiO2나 SIn 등의 막을 1000Å 정도의 얇은 막으로서 형성하고, 그 위에 비정질규소층(a-Si : H) (4), n-형 비정질규소층(n-a-Si : H) (5)을 적층한 다음 Al 금속을 증착 및 패터닝하여 소오스 및 드레인 전극(6)으로 한다.1 shows a structure of a thin film transistor according to the prior art, and as shown in the figure, as a gate insulating layer 3 on a
이와 같이 구성한 종래의 박막 트랜지스터는 소오스(s)를 접지 시키고, 드레인(D)에 전압을 인가한 상태에서 게이트 전압을 인가한 여부에 따라 트랜지스터를 제어하는데 게이트에 소정의 임계전압, 즉 트랜지스터의 드레쉬홀드 전압이상을 가하면 게이트 절연막 아래에 전하가 모여들어 채널을 형성하게 되고 이를 통하여 캐리어가 이동함에 따라 트랜지스터가 도통상태에 이르게 된다.In the conventional thin film transistor configured as described above, the transistor is controlled according to whether or not the gate voltage is applied while the source s is grounded and a voltage is applied to the drain D. If a threshold voltage is applied, charges are collected under the gate insulating layer to form a channel, and as a result, the transistor moves to a conductive state as the carrier moves.
이와 같이 트랜지스터를 동작시키기 위하여 게이트에 인가해 주어야 할 전압의 크기, 즉 드레쉬홀드 전압의 크기를 게이트 절연막의 유전율 및 그 두께에 의하여 많은 영향을 받게된다.As such, the magnitude of the voltage to be applied to the gate in order to operate the transistor, that is, the magnitude of the threshold voltage is greatly influenced by the dielectric constant and the thickness of the gate insulating layer.
종래의 박막 트랜지스터에서 사용한 절연막은 주로 SiO2또는 SIn를 사용하였으며, 이들의 유전율은 각각 3.5, 7.5 등으로 한정되어 있기 때문에 트랜지스터를 동작시키기 위한 게이트 드레쉬홀드 전압이 높았으며, 상기 드레쉬홀드 전압을 낮추기 위하여 막의 두께를 얇게하면 파괴 전압(breakdown voltage)이 낮아지는 문제가 있었다. 다시 말하면 종래의 SiO2나 Sin, 또는 그의 다른 유전층을 사용할 경우, 트랜지스터를 도통시키기 위하여는 상당히 높은 드레쉬홀드 전압을 요구하였으며, 이 전압이 조금만 더 높아지면 트랜지스터 파괴 현상이 일어나기 때문에 트랜지스터 제어에 많은 어려움이 따랐다. 더우기 절연막의 두께를 줄이는데 있어서는 항상 핀홀(pin hole)의 문제가 제기되곤 하였다. 이는 게이트에 전압을 인가하는 경우 절연막 위에 형성된 비정질 규소층(4)에 채널이 형성되는데 절연막의 유전율이 높지 않기 때문에 채널이 모인 캐리어가 절연장벽을 뛰어 넘어 게이트로 흐르는 누설 전류가 발생하기 때문이다.The insulating film used in the conventional thin film transistor mainly used SiO 2 or SIn. Since their dielectric constants are limited to 3.5, 7.5, and the like, respectively, the gate threshold voltage for operating the transistor was high. In order to lower the thickness of the film, there was a problem of lowering the breakdown voltage. In other words, when using conventional SiO 2 , Sin, or other dielectric layers, a fairly high threshold voltage is required to conduct the transistor, and when the voltage is slightly higher, the transistor breakdown occurs, which is a large factor in transistor control. Difficulties followed. Moreover, the problem of pin hole has always been raised in reducing the thickness of the insulating film. This is because when a voltage is applied to the gate, a channel is formed in the amorphous silicon layer 4 formed on the insulating film. Since the dielectric constant of the insulating film is not high, carriers gathered with the channel cross the insulating barrier to generate a leakage current flowing through the gate.
본 발명은 상기한 문제점을 해결하기 위한 것으로써, 드레쉬홀드 전압이 낮고, 트랜지스터 파괴 전압을 개선한 박막 트랜지스터를 제공하는 것을 그 목적으로 한다.An object of the present invention is to provide a thin film transistor having a low threshold voltage and an improved transistor breakdown voltage.
상기한 목적은 게이트상의 절연막을 강 유전체를 포함한 이중 구조로 형성함으로서 해결된다.The above object is solved by forming the insulating film on the gate into a double structure including a steel dielectric.
제 2 도는 본 발명에 따른 박막 트랜지스터의 구조를 나타내고 있다. 제 2 도를 참조하면 본 발명에 따른 박막 트랜지스터는 유리기판(1)위에 게이트(2)를 형성하고 그 위에 화학증착법(CVD)등을 이용하여 강 유전체와 종래의 SiO2또는 Sin의 2중 구조로된 절연막(7과 3)을 형성하며, 그 위에 채널이 형성되는 비정질 규소층(4) 및 소오스와 드레인 영역을 위한 n+형 비정질 규소층(5) 및 Al 금속층(6)을 만들어서된 구조이다.2 shows the structure of a thin film transistor according to the present invention. Referring to FIG. 2, the thin film transistor according to the present invention has a double structure of a steel dielectric and a conventional SiO 2 or Sin by forming a
상기 강유전체는 투명도가 매우 뛰어난 것으로 Pb(Zr, La)TiO3계의 Pb, La, Zr, Ti, Pb, La, Ti, Pb, Zr, Ti, Pb, Ti 등을 사용하게되며 이는 고주파 스퍼터링이나 전자빔 증착에 의하여 형성될 수 있다.The ferroelectric has excellent transparency and uses Pb, La, Zr, Ti, Pb, La, Ti, Pb, Zr, Ti, Pb, Ti, etc. of Pb (Zr, La) TiO 3 system. It may be formed by electron beam deposition.
이와 같이 구성된 박막 트랜지스터의 게이트에 전압을 인가하면 절연막(7, 3)위에 있는 비정질 규소층(4)에 채널이 형성되어 소오스와 드레인에 전압을 인가할 때 도통상태가 되며, 이때 게이트 절연막이 2층 구조로서 유전율이 매우 높으므로 채널에 있는 캐리어가 게이트로 넘어가는 누설전류를 줄일 수 있으며 따라서 게이트에 약간의 전압을 인가하여도 a-Si : H층(4)에 큰 전기장이 형성되어 채널이 형성되고 트랜지스터는 도통상태에 들어갈 수 있다. 즉, 강유전체는 일반적인 유전체에 비하여 유전상수가 수십배 이상되므로 적은 전압으로도 큰 전기장을 유도할 수 있어 트랜지스터의 드레쉬홀드 전압을 낮추어 줄수가 있다. 또한 상기 강유전체는 큰 전압에서도 소오스와 드레인간의 파괴현상의 발생을 억제하며, 현재 상기 강유전체는 세라믹 형태로 사용되고 있다.When a voltage is applied to the gate of the thin film transistor configured as described above, a channel is formed in the amorphous silicon layer 4 on the insulating films 7 and 3 to become a conductive state when a voltage is applied to the source and the drain. As the layer structure has a very high dielectric constant, the leakage current that the carriers in the channel pass to the gate can be reduced. Therefore, even if a slight voltage is applied to the gate, a large electric field is formed in the a-Si: H layer 4 so that the channel is formed. And the transistor can enter a conductive state. That is, ferroelectrics have a dielectric constant of several orders of magnitude higher than that of a general dielectric, so that a large electric field can be induced with a small voltage, thereby reducing the threshold voltage of a transistor. In addition, the ferroelectric suppresses the occurrence of breakage between the source and the drain even at a large voltage, and the ferroelectric is currently used in a ceramic form.
상기 설명한 바와 같이 박막 트랜지스터의 게이트 절연막을 강유전체와 통상의 유전체의 2중 구조로서 제조하면 트랜지스터의 드레쉬홀드 전압을 현저히 낮출 수 있고, 파괴 전압을 개선해 주며 핀홀 등의 문제를 해결하여 액정 C-TV의 수율 및 신뢰도를 높일 수 있게된다.As described above, when the gate insulating film of the thin film transistor is manufactured as the double structure of the ferroelectric and the ordinary dielectric, the threshold voltage of the transistor can be significantly lowered, the breakdown voltage is improved, and the problem of pinhole, etc. is solved. It is possible to increase the yield and reliability.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880015833A KR950000140B1 (en) | 1988-11-30 | 1988-11-30 | Amorphous silicon tft |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880015833A KR950000140B1 (en) | 1988-11-30 | 1988-11-30 | Amorphous silicon tft |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900008685A KR900008685A (en) | 1990-06-03 |
| KR950000140B1 true KR950000140B1 (en) | 1995-01-10 |
Family
ID=19279712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880015833A KR950000140B1 (en) | 1988-11-30 | 1988-11-30 | Amorphous silicon tft |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000140B1 (en) |
-
1988
- 1988-11-30 KR KR1019880015833A patent/KR950000140B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008685A (en) | 1990-06-03 |
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