KR940026918A - 복조 회로 및 이를 포함하는 헤드 위치화 시스템 - Google Patents

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KR940026918A
KR940026918A KR1019940010884A KR19940010884A KR940026918A KR 940026918 A KR940026918 A KR 940026918A KR 1019940010884 A KR1019940010884 A KR 1019940010884A KR 19940010884 A KR19940010884 A KR 19940010884A KR 940026918 A KR940026918 A KR 940026918A
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transistor
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gate electrode
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Inventor
나가라지 크리쉬나스와미
시이드 사리아트다우스트 레자
Original Assignee
디. 엘. 스미스
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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    • G11B20/02—Analogue recording or reproducing
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Abstract

복조 회로는 자기 매체(10)의 트랙(12)으로부터 판독된 입력신호를 수신하고 그 트랙(13)과 판독 기록헤드(62)의 위치 정렬을 유지하도록 제어 신호를 발생한다. 복조 회로(20)는 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)을 포함한다. 상기 최소한 한개의 트랜지스터는 제 1 전압원(VG1 또는 VG2) 및 제 2 전압원(GND) 간에서 스위칭 가능한 전극을 갖는다. 그 전극은 제 2 전압원(GND)에 결합되어 그 입력 신호 처리를 차단한다. 그 전극은 제 1 전압원(VG1 또는 VG2)에 결합되어 그 입력 신호를 처리한다. 그 최소한 한개의 트랜지스터는 그 제 1 전압원의 전압 레벨에 종속하는 제 1 전압원에 결합될때 유효 레지스턴스를 제공한다. 최소한 한개의 트랜지스터는 그 전극이 제 1 전압원에 결합될때 입력 신호를 반파 정류한다. 이 방식에서, 최소한 한개의 트래지스터는 그 전극이 제 1 전압원에 결합될때 유효 레지스턴스를 제공하고, 그 유효 레지스턴스의 크기는 그 제 1 전압원의 전압 레벨에 의해 결정되며, 그 입력 신호를 반파 정류하며, 동시에, 정류될 입력 신호 부분을 선택한다. 이러한 기술을 이용하는 디스크 드라이브 시스템은 최소한 한개의 트랜지스터가 턴 온시에 적분될 펄스 수를 선택하고 턴 오프시에 그 입력 신호의 적분을 차다나는 동시에, 턴 온시에 그 레지스턴스를 변화시켜 적분기의 이득을 제어하고 그 자동 이득 제어를 변화시켜 그 인입 신호를 반파 정류하는 장점을 갖는다.

Description

복조 회로 및 이를 포함하는 헤드 위치화 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 디스크등의 자기 매체 표면상에서 동심원 트랙을 설명하는 도면, 제 2 도는 본 발명의 실시예의 서보 복조 회로도, 제 3 도는 제 2 도에 도시된 적분기의 개략도.

Claims (24)

  1. 입력 신호를 수신하는 복조 회로에 있어서, 상기 입력 신호를 수신하기 위한 입력을 가지며, 그 입력 신호를 적분하여 그 적분된 출력 신호를 공급하는 적분기(36) 및 상기 적분기의 입력에 결합되어 그 입력 신호가 통과하도록 유효 레지스턴스를 제공하며, 제 1 전압원(VG1 또는 VG2) 및 제 2 전압원(GND) 사이에서 스위칭 가능한 게이트 전극을 갖는 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)로서, 그 게이트 전극이 상기 제 1 전압원에 결합될때, 상기 최소한 한개의 트랜지스터는 a) 그 입력 신호가 적분되는 동안의 주기를 선택하고 b) 상기 제 1 전압원의 전압 레벨에 따르는 레지스턴스의 크기로 상기 적분기에 유효 레지스턴스를 제공하며 c) 상기 입력 신호를 반파 정류하여 반파 정류된 신호를 발생하도록 채용되며, 상기 게이트 전극이 상기 제 2 전원압에 결합될때, 상기 최소한 한개의 트랜지스터가 그 입력 신호의 적분을 차단하도록 채용되는 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)를 구비하며, 그 게이트 전극이 상기 제 1 전압원에 결합될때, 상기 최소한 한개의 트랜지스터는 정류할 그 입력 신호 부분을 선택하며, 유효 레지스턴스를 제공하며, 그 제 1 전압원의 전압 레벨에 의해 결정된 크기를 제공하며, 동시에, 그 입력 신호를 반파 정류하여 상기 제 1 전압원의 전압 레벨을 변화시키는 복조회로.
  2. 제 1 항에 있어서, 상기 전압원(VG1 또는 VG2)의 전압이 그 적분된 출력 신호에 응답하여 변화되는 복조 회로.
  3. 제 1 항에 있어서, 상기 최소한 한개의 트랜지스터는 다수의 트랜지스터(M1P,M2P ; M1N,M2N)로 구성되며, 상기 다수의 트랜지스터의 각각의 드레인은 서로 결합되고 상기 다수의 트랜지스터의 각각의 소스는 서로 결합됨으로써, 상기 다수의 트랜지스터들의 유효 레지스턴스는 병렬 결합되는 복조 회로.
  4. 제 1 항에 있어서, 상기 제 2 전압원(GND)은 접지되는 복조 회로.
  5. 제 1 항에 있어서, 상기 회로는 차동 모드로 수행되는 복조 회로.
  6. 제 1 항에 있어서, 상기 제 2 전압원(GND)과 소정의 전압원(VDDA)간에서 스위칭 가능한 게이트 전극을 갖는 또다른 트랜지스터(M3P ; M3N)로서, 그 게이트 전극은 상기 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)의 게이트 전극이 상기 제 1 전압원(VG1 또는 VG2)에 결합될때 소정의 전압원(VDDA)에 결합되며, 상기 또다른 트랜지스터(M3P ; M3N)의 게이트 전극이 상기 소정의 전압원(VDDA)에 결합될때 상기 또다른 트랜지스터는 상기 최소한 한개의 트랜지스터의 유효 레지스턴스와 병렬 연결되는 큰 유효 레지스턴스를 제공함으로써, 상기 또다른 트랜지스터는 그 게이트가 소정의 전압원에 결합될때 적어도 최소 이득을 제공하는 큰 유효 레지스턴스를 제공하는 복조 회로.
  7. 입력 신호를 수신하는 복조회로에 있어서, 상기 입력 신호의 극성을 결정하며, 그 입력 신호가 양일때 하이 논리 레벨의 출력 신호를 공급하고 그 입력 신호가 음일때 로우 논리 레벨의 출력 신호를 공급하는 0점 교차 검출기(30)와, 그 입력 신호의 반파 정류가 발생하는 시간 주기를 한정하며, 상기 시간 주기동안 하이 출력을 공급하고 상기 시간 주기이외에는 로우 출력을 공급하는 윈도우 선택 제어기(46)와, 입력을 갖고, 적분된 출력을 공급하는 적분기(36)와, 상기 적분기(36)의 입력에 결합되어 그 입력 신호가 통과하도록 유효 레지스턴스를 제공하며, 제 1 전압원(VG1 및 VG2)과 제 2 전압원(GND) 사이에서 스위칭 가능한 게이트 전극을 갖는 최소한 한개의 트랜지스터(M1N,M2P ; M1N,M2N)로서, 상기 게이트 전극은 상기 제 1 전압원(VG1 또는 VG2)에 결합되어 상기 제 1 전압원의 전압 레벨에 따른 유효 레지스턴스의 크기로 상기 적분기(36)에 유효 레지스턴스를 제공하며, 상기 최소한 한개의 트랜지스터는 그 입력 신호를 반파 정류하여 그 게이트 전극이 제 1 전압원에 결합될때 반파 정류된 신호를 형성하며, 상기 제 1 전압원(VG1 또는 VG2)의 전압 레벨은 상기 적분된 출력에 응답하여 변화하며, 상기 제 2 전압원(GND)에 결합된 상기 게이트는 그 입력 시호의 적분을 방지하게 되는 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)와, 상기 0점 교차 검출기의 출력 및 상기 윈도우 선택 제어기의 출력을 입력으로서 수신하는 AND 게이트(32)로서, 상기 두 입력들이 하이일때, 상기 AND 게이트는 하이인 출력을 공급하며, 상기 AND 게이트 출력이 하이일때 상기 제 1 전압원에 상기 최소한 한개의 트랜지스터의 스위칭 가능한 전극을 스위칭하도록 결합되는 AND 게이트(32) 및 상기 적분기로부터 그 적분된 출력을 수신하고 소정의 기준 전압(VREF)과 그 적분된 출력을 비교하여 그 차를 결정하는 자동 이들 제어 회로(48)로서, 상기 차에 응답하여 상기 제 1 전압원(VG1 또는 VG2)의 전압 레벨을 변화시킴으로써, 상기 최소한 한개의 트랜지스터는 그 제 1 전압원의 전압 레벨에 의해 결정된 유효 레지스턴스의 크기로 그 게이트 전극이 상기 제 1 전압원에 결합될때 유효 레지스턴스를 상기 적분기에 제공하며, 정류 및 적분하려는 그 입력 신호 부분을 선택하고, 상기 제 1 전압원의 전압 레벨을 변화시키기 위해 입력 신호를 반파 정류 및 적분함으로써 상기 최소한 한개의 트랜지스터의 유효 레지스턴스를 제어하는 자동 이득 제어 회로(48)를 구비하는 복조 회로.
  8. 제 7 항에 있어서, 상기 최소한 한개의 트랜지스터는 각각 드레인 및 소스를 갖는 다수의 트랜지스터를 구비하며, 상기 다수의 트랜지스터의 각 드레인은 서로 결합되고 상기 다수의 트랜지스터의 각 소스는 서로 결합됨으로써 상기 트랜지스터들의 유효 레지스턴스가 병렬 연결되는 복조 회로.
  9. 제 7 항에 있어서, 상기 제 2 전압원(GND)은 접지인 복조 회로.
  10. 제 7 항에 있어서, 상기 복조 회로는 차동 모드로 수행되는 복조 회로.
  11. 제 7 항에 있어서, 상기 제 2 전압원(GND)과 소정의 전압원(VDDA)간에서 스위칭 가능한 게이트 전극을 갖는 또다른 트랜지스터(M3P ; M3N)로서, 그 게이트 전극은 상기 최소한 한개의 트랜지스터의 게이트 전극이 상기 제 1 전압원(VG1 또는 VG2)에 결합될때 소정의 전압원 (VDDA)에 결합되며, 상기 최소한 한개의 트랜지스터의 게이트 전극이 상기 제 1 전압원에 결합될때 상기 또다른 트랜지스터(M3P ; M3N)는 상기 최소한 한개의 트랜지스터의 유효 레지스턴스와 병렬 연결된 큰 유효 레지스턴스를 제공함으로써, 상기 또다른 트랜지스터는 그 게이트가 상기 소정의 전압원에 결합될때 적분기에 적어도 최소이득을 제공하는 큰 유효 레지스턴스를 제공하는 복조 회로.
  12. 복조 회로를 포함하며, 데이타가 기억 및 판독되는 자기 매체의 선택된 트랙에 대한 판독 기록 헤드를 위치시키는 시스템에 있어서, 상기 복조 회로는, 상기 입력 신호의 극성을 결정하며, 그 입력 신호가 양일때 하이 논리 레벨의 출력 신호를 공급하고 그 입력 신호가 음일때 로우 논리 레벨의 출력 신호를 공급하는 0점 교차 검출기(30)와, 그 입력 신호의 반파 정류가 발생하는 시간 주기를 한정하며, 상기 시간 주기동안 하이 출력을 공급하고 상기 시간 주기이외에는 로우 출력을 공급하는 윈도우 선택 제어기(46)와, 압력을 가지며, 적분된 출력을 공급하는 적분기(36)와, 상기 적분기(36)의 입력에 결합되고, 제 1 전압원(VG1 및 VG2)과 제 2 전압원(GND) 간을 스위칭 가능한 게이트 전극을 갖는 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)로서, 상기 게이트 전극은 상기 제 1 전압원(VG1 또는 VG2)에 결합되어 상기 제 1 전압원의 전압레벨에 따른 유효 레지스턴스의 크기로 그 적분기(36)에 유효 레지스턴스를 제공하며, 상기 최소한 한개의 트랜지스터는 그 입력 신호를 반파 정류하여 그 게이트 전극이 상기 제 1 전압원에 결합될때 반파 정류된 신호를 형성하며, 상기 제 1 전압원(VG1 또는 VG2)의 전압 레벨은 그 적분된 출력에 응답하여 변하며, 상기 제 2 전압원(GND)에 결합된 상기 게이트는 그 입력 신호의 적분을 방지하게 되는 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)와, 상기 0점 교차 검출기의 출력 및 상기 윈도우 선택 제어기의 출력을 입력으로서 수신하는 AND 게이트(32)로서, 상기 두 입력들이 하이일때, 상기 AND게이트는 하이인 출력을 제공하며, 상기 AND 게이트 출력이 하이일때 상기 제 1 전압원에 상기 최소한 한개의 트랜지스터의 스위칭 가능한 전극을 스위칭 하도록 결합하게 되는 AND 게이트(32) 및 상기 적분기로부터 그 적분된 출력을 수신하고 소정의 기준전압(VREF)과 그 적분된 출력을 비교하여 그 차를 결정하는 자동 이득 제어 회로(48)로서, 상기 차에 응답하여 상기 제 1 전압원(VG1 또는 VG2)의 전압 레벨을 변화시킴으로써, 상기 최소한 한개의 트랜지스터는 그 제 1 전압원의 전압 레벨에 의해 결정된 유효 레지스턴스의 크기로 그 게이트 전극이 상기 제 1 전압원에 결합될때 유효 레지스턴스를 그 적분기에 제공하며, 정류 및 적분하려는 그 입력 신호 부분을 선택하고, 상기 제 1 전압원의 전압 레벨을 변화시키기 위해 입력 신호를 반파 정류 및 적분함으로써 상기 최소한 한개의 트랜지스터의 유효 레지스턴스를 제어하는 자동 이득 제어 회로(48)를 구비하는 판독 기록 헤드 위치화 시스템.
  13. 제12항에 있어서, 상기 최소한 한개의 트랜지스터는 각각 드레인 및 소스를 갖는 다수의 트랜지스터를 구비하며, 상기 다수의 트랜지스터의 각 드래인은 서로 결합되고 상기 다수의 트랜지스터의 각 소스는 서로 결합됨으로써 상기 트랜지스터들의 유효 레지스턴스가 병렬 연결되는 판독 기록 헤드 위치화 시스템.
  14. 제12항에 있어서, 상기 제 2 전압원(GND)은 접지인 판독 기록 헤드 위치화 시스템.
  15. 제12항에 있어서, 상기 복조 회로는 차동 모드로 수행되는 판독 기록 헤드 위치화 시스템.
  16. 제12항에 있어서, 상기 제 2 전압원(GND)과 소정의 전압원(VDDA)간에서 스위칭 가능한 게이트 전극을 갖는 또다른 트랜지스터(M3P ; M3N)로서, 그 게이트 전극은 상기 최소한 한개의 트랜지스터의 게이트 전극이 상기 제 1 전압원(V1 또는 VG2)에 결합될때 소정의 전압원(VDDA)에 결합되며, 상기 최소한 한개의 트랜지스터의 게이트 전극이 상기 제 1 전압원에 결합될때 상기 또다른 트랜지스터(M3P ; M3N)는 상기 최소한 한개의 트랜지스터의 유효 레지스턴스와 병렬 연결된 큰 유효 레지스턴스를 제공하고 상기 또다른 트랜지스터의 게이트 전극은 상기 소정의 전압원에 결합됨으로써, 상기 또다른 트랜지스터는 상기 최소한 한개의 트랜지스터가 유효 레지스턴스를 제공할때 큰 유효 레지스턴스를 제공하는 판독 기록 헤드 위치화 시스템.
  17. 데이타가 기억 및 판독되는 자기 매체의 선택된 트랙에 대해 판독 기록 헤드를 위치시키는 시스템에 있어서, 상기 시스템은, 자기 매체(10)와, 상기 자기매체를 회전시키는 수단(60)과, 상기 자기 매체로부터 테이타를 판독하거나 그 자기 매체에 데이타를 기록하는 판독 기록 헤드 수단(62)과, 상기 자기 매체의 선택된 영역에 판독 기록 헤드를 위치시키는 드라이브 수단(70) 및 상기 자기 매체에 관련한 판독 기록 헤드의 위치를 제어하며, 그 입력 신호를 수신하는 입력을 갖는 적분기(36)를 갖춘 제어기(20,70)로서, 그 적분기는 적분된 출력 신호를 공급하기 위해 입력 신호를 적분하며, 최소한 한개의 트랜지스터(M1P,M2P ; M1N,M2N)는 그 입력 신호를 통과시키기 위해 상기 적분기의 입력에 결합되며, 상기 최소한 한개의 트랜지스터는 제 1 전압원(VG1 또는 VG2) 및 제 2 전압원(GND) 간에서 스위칭 가능한 게이트 전극을 가지며, 그 게이트 전극이 상기 제 1 전압원에 결합될때, 상기 최소한 한개의 트랜지스터는 a) 그 입력 신호가 적분되는 동안의 주기를 선택하고 b) 상기 제 1 전압원의 전압 레벨에 따르는 레지스턴스의 크기로 상기 적분기에 유효 레지스턴스를 제공하며 c) 상기 입력 신호를 반파 정류하여 반파 정류된 신호를 발생하도록 채용되며, 상기 게이트 전극이 상기 제 2 전원압에 결합될때, 상기 최소한 한개의 트랜지스터가 그 입력 신호의 적분을 차단하도록 채용됨으로써, 상기 자기 매체의 선택된 영역에 판독 기록 헤드를 위치시키기 위해 상기 드라이브 수단에 제어 신호를 공급하는 제어기(20,70)를 구비하는 판독 기록 헤드 위치화 시스템.
  18. 제 17항에 있어서, 상기 제 2 전압원(GND)과 소정의 전압원(VDDA) 간에서 스위칭 가능한 게이트 전극을 갖는 또다른 트랜지스터(M3P ; M3N)로서, 그 게이트 전극은 상기 최소한 한개의 트랜지스터의 게이트 전극이 상기 제 1 전압원에 결합될때 소정의 전압원(VDDA)에 결합되며, 상기 또다른 트랜지스터의 전극이, 상기 소정의 전압원에 결합될때, 상기 또다른 트랜지스터는 상기 최소한 한개의 트랜지스터의 유효 fp지스턴스와 병렬 연결된 큰 유효 레지스턴스를 제공하고, 상기 최소한 한개의 트랜지스터가 유효 레지스턴스를 제공할때 그 적분기에 적어도 최소 이득을 제공하는 큰 유효 레지스턴스를 제공하게 되는 판독 기록 헤드 위치화 시스템.
  19. 입력 신호를 수신하는 복조 회로에 있어서, 상기 입력 신호를 적분하여 그 적분된 출력 신호를 공급하는 적분기(36)를 각각 갖는 다수의 반파 정류 적분 회로(22,24,26,28)로서, 최소한 상기 다수의 적분회로중의 한 회로가 트랜지스터(M1P,M2P ; M1N,M2N)를 갖고, 상기 트랜지스터는 그 입력 신호가 통과하도록 상기 최소한 한 복조 회로의 적분기의 입력에 유효 레지스턴스를 제공하도록 결합되며, 상기 트랜지스터는 에러 전압과 또다른 전압원간에서 스위칭 가능한 게이트 전극을 가지며, 상기 게이트 전극이 그 에러 전압에 결합될때, 상기 트랜지스터는 a) 그 입력 신호는 트랜지스터가 결합된 적분기에 의해 적분되는 동안의 시간 주기를 선택하고 b) 상기 에러 전압원의 전압 레벨에 따라 그 레지스턴스의 크기로 상기 적분기에 유효 레지스턴스를 제공하며 c) 그 입력 신호를 반파 정류하여 반파 정류된 신호를 발생하도록 채용되며, 상기 게이트 전극이 상기 또다른 전압원에 결합될때, 상기 트랜지스터는 그 트랜지스터가 결합된 적분기에 의해 입력 신호의 적분을 차단하도록 채용되는 다수의 반파 정류 적분 회로(22,24,26,28) 및 상기 다수의 적분 회로(22,24,26,28)로부터 그 적분된 출력 신호를 수신하고 기준 신호(VREF)를 수신하며, 상기 적분된 출력 신호의 합과 상기 기준 신호를 비교하여 그 차로서 에러 전압(42)을 발생하는 정합 회로(38)를 구비하는 복조 회로.
  20. 제19항에 있어서, 상기 정합 회로와 상기 트랜지스터 게이트간에 삽입된 자동 이득 제어 전압 발생기(48)는 상기 에러 전압을 발생하며 상기 트랜지스터 게이트 전압 신호를 공급하는 복조 회로.
  21. 제19항에 있어서, 상기 또다른 전압원(GND)과 소정의 전압원(VDDA)간에서 스위칭 가능한 게이트 전극을 갖는 또다른 트랜지스터(M3P ; M3N)로서, 상기 게이트 전극은 상기 트랜지스터(M1P,M2P ; M1N,M2N)의 게이트 전극이 상기 에러 전압에 결합될때 소정의 전압원(VDDA)에 결합되며, 상기 트랜지스터의 게이트 전극이 상기 에러 전압에 결합될때, 상기 또다른 트랜지스터(M3P; M3N)은 상기 트랜지스터의 유효 레지스턴스와 병렬 연결된 큰 유효 레지스턴스를 제공함으로써, 상기 또다른 트랜지스터는 그 게이트가 상기 소정의 전압원에 결합될때 상기 적분기에 최소한 최소 이득을 제공하는 큰 유효 레지스턴스를 제공하는 복조 회로.
  22. 판독 기록 헤드로부터 수신된 입력 신호를 복조하는 방법에 있어서, 적분된 출력 신호를 공급하기 위해 적분기에서 입력 신호를 적분하는 단계와, 제 1 전압원과 제 2 전압원간에서 스위칭 가능한 게이트 전극을 갖는 제 1 트랜지스터의 전극을, 그 입력 신호가 통과하도록 유효 레지스턴스를 제공하기 위해 상기 적분기의 입력에 결합하는 단계와, 상기 적분기에 의해 상기 제 1 전압원에 결합된 그 게이트 전극이, a) 그 입력 신호가 적분되는 동안의 시간 주기를 선택하고 b) 상기 제 1 전압원의 전압 레벨에 따른 레지스턴스의 크기로 상기 적분기에 유효 레지스턴스를 제공하며 c) 그 입력 신호를 반파 정류하여 반파 정류된 신호를 발생하는 단계 및 상기 제 1 트랜지스터의 게이트 전극이 제 2 전압원에 결합되어 상기 적분기에 의해 그 입력 신호의 적분을 차단하는 단계로 구성되는 입력 신호 복조 방법.
  23. 제22항에 있어서, 상기 적분된 출력 신호에 응답하여 상기 제 1 전압원의 전압 레벨을 변화시키는 단계를 더 포함하는 입력 신호 복조 방법.
  24. 제22항에 있어서, 상기 제 1 트랜지스터의 전극과 병렬 연결된 제 2 트랜지스터의 소스 전극 및 드레인 전극을 결합하는 단계로서, 상기 제 2 트랜지스터는 상기 제 2 전압원과 소정의 전압원간에서 스위칭 가능한 게이트 전극을 갖는 단계 및 상기 제 1 트랜지스터의 게이트 전극이 상기 제 1 전압원에 결합될때 상기 제 1 트랜지스터의 유효 레지스턴스와 병렬 연결된 큰 유효 레지스턴스를 제공하기 위해, 상기 제 2 트랜지스터의 게이트 전극을 상기 소정의 전압원에 결합하는 단계로서, 상기 제 2 트랜지스터는 그 게이트가 상기 소정의 전압원에 결합될때 상기 적분기에 적어도 최소 이득을 제공하는 큰 유효 레지스턴스를 제공하는 단계를 더 포함하는 입력 신호 복조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940010884A 1993-05-19 1994-05-19 복조회로및이를포함하는헤드위치화시스템 KR100311942B1 (ko)

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