Claims (10)
제 1 의 패드, 상기 제 1 의 패드의 양쪽방향으로 이 제 1 의 패드와 연결되도록 길게 이어져 있는 모양이고, 제 1 층의 도전층에 형성된 제 1 의 도전선, 제 1 의 도전선과 평행방향으로 달리고 제 1 의 패드가 형성되어 있는 영역에서 부분적으로 끓어진 형태이며, 제 1 층의 도전층에 형성된 제 2 의 도전선, 제 2 의 도전선상에 형성된 제 1 의 콘택홀을 통해 제 2 의 도전선과 접속되고 제 2 층의 도전층에 형성된 제 2 의 패드, 상기 제 1 의 도전선과 동일 모양으로 형성되고 제 1 의 패드상에 형성된 제 2 의 콘택홀을 통해 제 1 의 도전선과 연결되며, 제 1 층의 금속층에 형성되는 제 1 의 금속층 및, 제 2 의 패드 상에 형성된 제 3 의 콘택홀을 통해 제 2 의 패드와 접속되고 제 1 의 금속층과 평행한 방향으로 길게 이어져 있는 모양으로 형성되며 제 2 층의 금속층에 형성되는 제 2 의 금속층을 포함하는 것을 특징으로 하는 반도체장치의 층간연결 구조.The first pad has a shape that extends in both directions of the first pad so as to be connected to the first pad, and is parallel to the first conductive line and the first conductive line formed in the conductive layer of the first layer. In the region where the first pad is formed and partially boiled, the second conductive line formed in the conductive layer of the first layer and the second conductive line formed through the first contact hole formed on the second conductive line. A second pad connected to the line and formed in the conductive layer of the second layer, and connected to the first conductive line through a second contact hole formed in the same shape as the first conductive line and formed on the first pad, A first metal layer formed on the first metal layer and a third contact hole formed on the second pad and connected to the second pad and extending in a direction parallel to the first metal layer. Metal layer of the second layer An interlayer connection structure of the semiconductor device characterized in that it comprises a second metal layer formed of.
제 1 항에 있어서, 제 1 층의 금속층에 형성되고 상기 제 2 의 도전선과 동일한 모양 및 동일한 영역에 형성되며, 하면의 일부분이 제 2 의 패드와 접하고, 상면의 일부분이 제 2 의 금속층과 접하는 제 3 의 금속층을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 연결 구조.The method of claim 1, wherein the first layer is formed on the metal layer and is formed in the same shape and the same area as the second conductive line, wherein a portion of the lower surface is in contact with the second pad and a portion of the upper surface is in contact with the second metal layer. An interlayer connection structure of a semiconductor device, further comprising a third metal layer.
제 1 항 또는 제 2 항에 있어서, 제 1 층의 도전층의 표면과 부분적으로 접하도록 그 상층에 형성되고, 제 1 의 도전선의 일부 및 제 2 의 도전선과는 겹쳐지지 않는 모양으로 형성되는 제 1 의 장벽층을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 연결 구조.The agent according to claim 1 or 2, which is formed on the upper layer so as to partially contact the surface of the conductive layer of the first layer, and is formed in a shape not overlapping with a part of the first conductive line and the second conductive line. An interlayer connection structure of a semiconductor device, further comprising a barrier layer of 1.
제 3 항에 있어서, 제 1 층의 금속층의 표면과 부분적으로 접하도록 그 상층에 형성되고, 제 1 의 금속층의 일부 및 제 3 의 금속층과는 겹쳐지지 않는 모양으로 형성되는 제 2 의 장벽층을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 연결 구조.4. The second barrier layer of claim 3, wherein the second barrier layer is formed on the upper layer so as to partially contact the surface of the metal layer of the first layer and is formed so as not to overlap with the part of the first metal layer and the third metal layer. The interlayer connection structure of the semiconductor device further comprising.
도전선 하나는 길게 이어지게 형성하고, 그 옆에 있는 다른 도전선은 소정부분에서 끊어지게 형성하는 공정 및 끊어진 상기 다른 도전선을 다른 층에 형성된 또 다른 도전선으로 서로 연결하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 층간연결 방법.One conductive line is formed to be long, and another conductive line next to the conductive line is formed to be broken at a predetermined portion, and the other conductive line is connected to each other by another conductive line formed on another layer. An interlayer connection method of a semiconductor device.
반도체 기판 상에 제 1 의 절연층을 형성하는 제 1 공정, 제 1 의 절연층상에 제 1 층의 도전층을 증착한 후 패터닝하여 제 1 의 패드, 상기 제 1의 패드 양쪽 방향으로 상기 제 1 의 패드와 연결되도록 길게 이어져 있는 모양의 제 1 의 도전선 및 상기 제 1 의 도전선과 평행방향으로 달리고 제 1 의 패드가 형성되어 있는 영역에서 부분적으로 끊어진 모양의 제 2 의 도전선을 형성하는 제 2 공정, 결과를 전면에 제 2 의 절연층을 형성하는 제 3 공정, 제 2 의 도전선 상에 형성된 상기 제 2 의 절연층을 부분적으로 식각해내어 제 1 의 콘택홀을 형성하는 제 4 공정, 제 1 의 콘택홀을 포함하도록 제 2 의 절연층 전면에 제 2 층의 도전층을 형성하는 제 5 공정, 제 2 층의 도전층을 패터닝하여 제 1 의 콘택홀을 중심으로 사각형모양을 이루는 제 2 의 패드를 형성하는 제 6 공정, 제 2 의 패드가 형성되어 있는 기판 전면에 제 3 의 절연층을 형성하는 제 7 공정, 제 1 의 패드상에 적층되어 있는 절연층을 부분적으로 식각해내어 제 2 의 콘택홀을 형성하는 제 8 공정, 제 2 의 콘택홀을 포함하도록 제 3 의 절연층 전면에 제 1 층의 금속층을 형성하는 제 9 공정, 제 1 층의 금속층을 패터닝하여 제 2 의 콘택홀을 통해 제 1 의 도전선과 연결되며, 제 1 의 도전선과 동일 모양의 제 1 층의 금속층을 형성하는 제10공정, 결과를 전면에 제 4 의 절연층을 형성하는 제11공정, 제 2 의 패드상에 형성된 절연층을 부분적으로 식각해내어 제 3 의 콘택홀을 형성하는 제12공정, 제 3 의 콘택홀을 포함하도록 제 4 의 절연층 전면에 제 2 층의 금속층을 형성하는 제13공정 및, 제 2 층의 금속층을 패터닝하여 제 3 의 콘택홀을 통해 제 2 의 패드와 연결되며 제 2 의 도전선과는 평행한 방향으로 형성되는 제 2 의 도전층을 형성하는 제14공정을 포함하는 것을 특징으로 하는 반도체장치의 층간연결 방법.A first step of forming a first insulating layer on a semiconductor substrate, depositing a conductive layer of the first layer on the first insulating layer and then patterning the first pad, the first pad in both directions of the first pad A first conductive line having a shape extending to be connected to the pad of the first conductive line and a second conductive line having a shape that is partially broken in a region where the first pad is formed and which runs in parallel with the first conductive line; 2nd process, the 3rd process of forming a 2nd insulating layer in the whole surface, and the 4th process of forming the 1st contact hole by partially etching the said 2nd insulating layer formed on the 2nd conductive line. And forming a conductive layer of the second layer on the entire surface of the second insulating layer to include the first contact hole, and patterning the conductive layer of the second layer to form a square shape around the first contact hole. A second forming pad In step 6, the seventh step of forming a third insulating layer on the entire surface of the substrate on which the second pad is formed, the second insulating hole is formed by partially etching the insulating layer stacked on the first pad. An eighth step of forming a metal layer of the first layer on the entire surface of the third insulating layer so as to include the second contact hole, and patterning the metal layer of the first layer to form a first contact through the second contact hole. An insulating layer formed on the second pad, the tenth step of forming a metal layer of a first layer having the same shape as the first conductive line, the eleventh step of forming a fourth insulating layer on the entire surface thereof, connected to the conductive line Process of forming the third contact hole by partially etching the third contact hole, forming the metal layer of the second layer on the entire surface of the fourth insulating layer to include the third contact hole, and Pattern the metal layer to connect with the second pad through the third contact hole It said conductive lines and the second interlayer connection method of a semiconductor device comprising the 14 step of forming a second conductive layer formed in parallel.
제 6 항에 있어서, 제 8 공정시, 제 2 의 패드 상에 적층되어 있는 절연층을 부분적으로 식각해내는 공정도 같이 실시하여 제 2 의 콘택홀과 동시에 제 4 의 콘택홀을 형성하고, 제10공정시, 제 2 의 도전선과 동일 모양으로, 동일 영역에 제 1 의 금속층과 동시에 제 3 의 금속층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 연결 방법.The method of claim 6, wherein during the eighth step, a step of partially etching the insulating layer stacked on the second pad is also performed to form a fourth contact hole simultaneously with the second contact hole. And forming a third metal layer simultaneously with the first metal layer in the same region as the second conductive line in the same step as the second conductive line.
제 6 항 또는 제 7 항에 있어서, 제 2 공정 이후에, 제 1 의 도전선의 일부 및 제 2 의 도전선과는 겹치지 않는 모양으로 제 1 의 장벽층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 연결 방법.8. The method of claim 6 or 7, further comprising, after the second step, forming a first barrier layer in a shape that does not overlap a portion of the first conductive line and the second conductive line. Interlayer connection method of semiconductor device.
제 8 항에 있어서, 제10공정 이후에, 제 1 의 금속층의 일부 및 제 3 의 금속층과는 겹치지지 않는 모양으로 제 2 의 장벽층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 층간 연결 방법.9. The semiconductor device according to claim 8, further comprising a step of forming a second barrier layer after the tenth step in a shape that does not overlap with a portion of the first metal layer and the third metal layer. Interlayer connection method.
제 6 항에 있어서, 제 1 층의 도전층 및 제 2 층의 도전층을 다결정실리콘으로 형성하고, 제 1 층의 금속층 및 제 2 층의 금속을 알루미늄으로 형성하는 것을 특징으로 하는 반도체 장치의 층간 연결 방법.7. The interlayer of a semiconductor device according to claim 6, wherein the conductive layer of the first layer and the conductive layer of the second layer are formed of polycrystalline silicon, and the metal layer of the first layer and the metal of the second layer are formed of aluminum. How to connect.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.