KR940010672B1 - Arithmetic logic circuit - Google Patents
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Abstract
Description
제 1 도는 종래의 산술논리 연산회로도.1 is a conventional arithmetic logic circuit.
제 2 도는 본 발명의 산술논리 연산회로도.2 is an arithmetic logic circuit diagram of the present invention.
제 3 도는 본 발명의 실시예시도.3 is an exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
T1∼T6, T11∼Tnn: 전송게이트 MUX : 멀티플렉서T 1 to T 6 , T 11 to T nn : Transmission gate MUX: Multiplexer
I11∼Iin, I : 인버터 AND : 앤드게이트I 11- I in , I: Inverter AND: End gate
XOR : 익스클루시브 오아게이트.XOR: Exclusive Oagate.
본 발명은 논리 연산회로에 관한 것으로, 특히 마이크로 프로세서 또는 마이크로 컴퓨터 내의 산술논리 연산처리장치(Arithmetio Logic Unit, ALU) 구성에 적당하도록 한 산술논리 연산회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to logic arithmetic circuits, and more particularly to arithmetic logic arithmetic circuits adapted to the construction of arithmetic logic arithmetic units (ALUs) in microprocessors or microcomputers.
제 1 도는 종래의 산술논리 연산회로도로서 이에 도시된 바와 같이, 입력단자(A)가 앤드게이트(AND), 오아게이트(OR) 및 익스클루시브 오아게이트(XOR)의 일측 입력단자에 접속됨과 아울러 그의 타측 입력단자에 입력단자(B)가 접속되고, 상기 입력단자(A)가 인버터(I)의 입력단자에 접속되며, 상기 앤드게이트(AND), 오아게이트(OR), 인버터(I) 및 익스클루시브 오아게이트(XOR)등의 출력단자가 선택단자(S1, S2,…Sn)의 신호에 의해 입력을 선택하여 출력하는 멀티플렉서(MUX)의 입력단자(I1, I2,…In)에 각기 접속되고, 그 멀티플렉서(MUX)의 입력단자(I1, I2,…In)에 각기 접속되고, 그 멀티플렉서(MUX)의 출력단자가 주변기기에 접속되게 최종 출력단자(I0)로 구성되었다.FIG. 1 is a conventional arithmetic logic circuit diagram. As shown therein, an input terminal A is connected to one input terminal of an AND gate, an OR gate, and an exclusive O gate. An input terminal B is connected to the other input terminal thereof, the input terminal A is connected to an input terminal of the inverter I, and the AND gate AND the OR gate OR, the inverter I, and Exclusive Iowa gate (XOR) including output terminal selection terminal (S 1, S 2, ... S n) to select the input from the signal input terminal of multiplexer (MUX) and outputs (I 1, I 2, of ... are respectively connected to I n), and respectively connected to the multiplexer (MUX) input terminal (I 1, I 2, ... I n) of an output stage of the multiplexer (MUX) self be connected to the peripheral end-output terminals (I 0 ).
이와 같이 구성된 종래 산술논리 연산회로의 동작과정 및 문제점을 설명한다.The operation and problems of the conventional arithmetic logic circuit configured as described above will be described.
입력단자(A) (B) 모두에 저전위상태의 신호를 인가하면, 앤드게이트(AND)는 저전위상태의 신호를 출력하고, 오아게이트(OR) 및 익스클루시브 오아게이트(XOR)도 저전위상태의 신호를 출력하며, 인버터(I)는 고전위상태의 신호를 출력하여 멀티플렉서(MUX)에 인가한다.When a low potential signal is applied to both input terminals (A) and (B), the AND gate (AND) outputs a low potential signal, and the OR gate and the exclusive O gate (XOR) are also low. A potential signal is output, and the inverter I outputs a high potential signal to the multiplexer MUX.
이때 멀티플렉서(MUX)의 선택단자(S1)에 고전위상태의 신호가 인가되면, 상기 앤드게이트(AND)의 출력신호인 저전위상태의 신호를 선택하여 출력단자(I0)를 통해 출력하고, 선택단자(S3)에 고전위상태의 신호가 인가되면 상기 인버터(I)의 출력신호인 고전위상태의 신호를 선택하여 출력단자(I0)로 고전위상태의 신호를 출력한다.In this case, when a high potential signal is applied to the selection terminal S 1 of the multiplexer MUX, a low potential signal, which is an output signal of the AND gate, is selected and output through the output terminal I 0 . When, the selection terminal (S 3) a signal of the high potential applied to the state selecting an output signal of the signal on the high potential state of the inverter (I), and outputs a signal of the high potential state to the output terminals (I 0).
한편 입력단자(A)(B)에 고전위상태의 신호와 저전위상태의 신호를 각기 인가하면, 앤드게이트(AND)와 인버터(I)는 저전위상태의 신호를 멀티플렉서(MUX)의 입력단자(I1)(I3)에 각기 인가하고, 오아게이트(OR)와 익스클루시브 오아게이트(XOR)는 고전위상태의 신호를 출력하여 상기 멀티플렉서(MUX)의 입력단자(I2)(In)에 각기 인가한다.On the other hand, when the high potential signal and the low potential signal are applied to the input terminals A and B, respectively, the AND gate AND and the inverter I transmit the low potential signal to the input terminal of the multiplexer MUX. (I 1 ) and (I 3 ) are respectively applied, and the OR gate and the exclusive OR gate output a high-potential signal to input terminals I 2 and I of the multiplexer MUX. n ) respectively.
이때 멀티플렉서(MUX)의 선택단자(S1)에 고전위상태의 신호가 인가되면 멀티플렉서(MUX)는 상기 앤드게이트(AND)의 출력신호인 저전위상태의 신호를 선택하여 출력하고, 선택단자(S3)에 고전위상태의 신호가 인가되면 멀티플렉서(MUX)는 상기 오아게이트(OR)의 출력신호인 고전위상태의 신호를 선택하여 출력한다.At this time, when a high potential signal is applied to the select terminal S 1 of the multiplexer MUX, the multiplexer MUX selects and outputs a low potential signal, which is an output signal of the AND gate, and selects the selected terminal (S). When a high potential signal is applied to S 3 ), the multiplexer MUX selects and outputs a high potential signal, which is an output signal of the OR gate.
이상과 같이 입력단자(A)(B)의 신호를 변화시키고 멀티플렉서(MUX)의 선택단자(S1∼Sn)를 서로 다르게 선택하여 산술논리 연산을 수행한다.As described above, the arithmetic logic operation is performed by changing the signals of the input terminals A and B and differently selecting the selection terminals S1 to Sn of the multiplexer MUX.
그러나, 상기와 같이 동작하는 종래의 산술논리 연산회로는 논리함수가 증가함에 따라 논리게이트와 멀티플렉서의 입력단자 및 선택단자가 증가되므로 집적회로 구성시 면적이 증대되어 집적도를 저하시키고, 새로운 논리함수의 증가에 따라 게이트 수가 증가되어 제작시 원가를 상승시키는 문제점이 있었다.However, in the conventional arithmetic logic circuit operating as described above, since the input terminal and the selection terminal of the logic gate and the multiplexer increase as the logic function increases, the area is increased when the integrated circuit is configured, thereby reducing the integration density, As the number of gates increases with the increase, there is a problem of increasing the cost during manufacturing.
본 발명은 상기와 같은 종래의 문제점을 감안하여, 입력신호에 대한 가능한 부울함수 민텀을 직접 회로의 입력단자로 하고, 회로 입력단자를 전송게이트 제어단으로 구성하여, 새로운 기능이 추가될 때 회로 변경없이 민텀 입력단자에 인가하는 신호의 조합을 추가함으로써 논리를 수행할 수 있어 제작시 집적도 향상 및 원가를 절감하게 창안한 것으로, 이를 첨부된 도면을 참고하여 상세히 설명하면 다음과 같다.In view of the above-described conventional problems, the present invention uses a possible Boolean function mintum for an input signal as an input terminal of a direct circuit, and configures a circuit input terminal as a transmission gate control terminal to change a circuit when a new function is added. Since the logic can be performed by adding a combination of signals applied to the mintum input terminal without the present invention, the present invention has been developed to improve the integration density and reduce the cost, which will be described in detail with reference to the accompanying drawings.
제 2 도는 본 발명의 산술논리 연산회로도로서, 이에 도시한 바와 같이 민텀(minterm) 입력단자(M1~M4)를 전송게이트(T1∼T4)를 각기 통해 전송게이트(T5∼T8)의 입력단자에 각기 접속하고, 입력단자(A),(B)를 그 전송게이트(T1∼T4),(T5∼T8)의 제어단자(g1, g2,), (g5,, g7,)에 각기 공통 접속함과 아울러 인버터(I11),(I12)를 각기 통해 상기 전송게이트(T1∼T4),(T5∼T8)의 제어단자(, g3, g4), (, g6,, g8)에 각기 공통 접속하며, 상기 전송게이트(t5∼t8)의 출력단자는 최종 출력단자(I0)에 공통 접속하여 구성한다.Second turn as arithmetic logic circuit diagram of the present invention, this minteom (minterm) input terminals as shown (M 1 ~ M 4) a transfer gate transmission (T 1 ~T 4) via a respective gate (T 5 ~T 8 ) are connected to the input terminals of the respective terminals, and the input terminals A and B are connected to the control terminals g 1 , g 2 , and the transfer gates T 1 to T 4 , and T 5 to T 8 . ), (g 5 , , g 7 , ) And the control terminals (T 5 to T 8 ) of the transfer gates T 1 to T 4 and (T 5 to T 8 ) through the common connection to the inverters I 11 and I 12 , respectively. , g 3 , g 4 ), ( , g 6 , , g 8 ) are commonly connected, and the output terminals of the transfer gates t 5 to t 8 are commonly connected to the final output terminal I 0 .
제 3 도는 본 발명의 회로를 n단자 입력으로 확장한 실시예시도로서, 이에 도시한 바와 같이 민텀입력단자(M11~M1n)는 전송게이트(T11∼T1n)및 전송게이트(T21∼T2n)를 순차적으로 각기 통해 전송게이트(Tn1∼Tnn)의 입력단자에 각기 접속하고, 입력단자 (A1),(A2),…(An)를 상기 전송게이트(T11∼Tin),(T21∼T2n),…,(Tn1∼Tnn)의 제어단자(g11, gl2,…), (g21, g22,…),…(gn1, gn2,…)에 각기 공통 접속함과 아울러 인버터(I11),(I12),…(I1n)를 각기 통해 그의 제어단자(,…g1n), (,…g2n,),…, (,…gnn)에 각기 공통 접속하며, 상기 전송게이트(Tn1∼Tnn)의 출력단자는 최종 출력단자(I11)에 공통 접속하여 구성한다.The third turn as an exemplary embodiment, expand circuit of the invention with n input terminals, minteom input terminals as shown In (M 11 ~ M 1n) is a transfer gate (T 11 ~T 1n) and the transfer gate (T 21 T 2n ) are sequentially connected to the input terminals of the transfer gates T n1 to T nn , respectively, and input terminals A1, A2,. (An) to the transfer gates T 11 to T in , (T 21 to T 2n ),. , (T n1 ~T nn) a control terminal (g 11, g l2, ... of ), (g 21 , g 22 ,... ),… (g n1 , g n2 ,... ), And common inverters (I 11 ), (I 12 ),. Through each of its (I 1n ) control terminals ( ,… g 1n ), ( ,… g 2n ,),… , ( ,… g nn ) are commonly connected, and the output terminals of the transfer gates T n1 to T nn are commonly connected to the final output terminal I 11 .
이와 같이 구성한 본 발명의 동작과정 및 작동효과를 상세히 설명하면 다음과 같다.Referring to the operation process and operation effect of the present invention configured as described above in detail.
2단자 입력에서 모든 논리기능은 부울함수로 표시할 수 있으며, 이때의 민텀(minterm)은 입력단자의 적의합(Sun of Product)으로 표현하여 각 민텀의 합으로 표시할 수 있다.All logic functions in the two-terminal input can be expressed as a Boolean function, and the minterm at this time can be expressed as the sum of each mintum by expressing it as the Sun of Product of the input terminal.
본 발명의 동작설명을 위해 제 2 도에 도시된 두 입력단자(A) (B)의 논리수행을 위한 민텀을 민텀입력단자(M1=A·B), (M2=A·), (M3=·B), (M4=)에 입력하여 입력단자(A)에 대한 반전입력신호()를 출력으로 하는 논리수행을 일예를 들어 설명하기로 한다.In order to explain the operation of the present invention, the mintum for logic performance of the two input terminals (A) and (B) shown in FIG. 2 is represented by the mintum input terminal (M 1 = A · B), (M 2 = A ·). ), (M 3 = B), (M 4 = To the input terminal (A) inverted input signal ( An example of a logic operation that outputs a) will be described.
먼저, 입력단자(A)에 대한 반전출력신호()를 얻기 위해 부울할수(A=)를 구하여 민텀입력단자에 고전위상태의 신호를 인가하고, 그 외의 민텀입력단자(M1=AB, M2=)에는 저전위상태의 신호를 인가하며, 입력단자(A)에 고전위상태의 신호를 인가하면 그 고전위상태의 신호가 전송게이트(T1~T4)의 제어단자(g1, g2,)에 인가됨과 아울러 인버터(I11)를 통해 그 전송게이트(T1~T4)의 제어단자(, g3, g4)에 인가되므로 전송게이트(T1, T2)는 도통되고 전송게이트(T3,T4)는 차단된다. 이 때 입력단자(B)에 고전위상태의 신호가 인가되면 전송게이트(T5, T7)가 도통되고, 전송게이트(T6, T8)가 차단되며, 이에따라 민텀 입력단자(M1)에 입력되는 저전위상태의 신호가 전송게이트(T1,T5)를 통해 출력단자(I0)에 출력된다. 또한 입력단자(B)에 저전위상태의 신호가 인가되연 전송게이트(T6,T8)가 도통되고 전송게이트(T5,T7)가 차단되며 이에 따라 민텀 입력단자(M2)에 입력되는 저전위상태의 신호가 전송게이트(T2,T6)를 통해 출력단자(I0)로 출력된다.First, the inverted output signal for the input terminal (A) Boolean to get) Obtain the mintum input terminal The high potential signal is applied to the other mintum input terminals (M 1 = AB, M 2 = ) Is applied to the low-potential signal, and when a high-potential signal is applied to the input terminal A, the high-potential signal is transmitted to the control terminals g 1 and g 2 of the transmission gates T 1 to T 4 . , ) And the control terminal (T 1 to T 4 ) of the transfer gates T 1 to T 4 through the inverter I 11 . , g 3 , g 4 ), so that the transfer gates T 1 and T 2 are conductive and the transfer gates T 3 and T 4 are blocked. At this time, when a high-potential signal is applied to the input terminal B, the transmission gates T 5 and T 7 are turned on, and the transmission gates T 6 and T 8 are blocked, thereby the mintum input terminal M 1 . The low-potential signal input to the output terminal is output to the output terminal I 0 through the transmission gates T 1 and T 5 . In addition, a low-potential signal is applied to the input terminal B, so that the transmission gates T 6 and T 8 are conducting and the transmission gates T 5 and T 7 are blocked, thereby inputting to the mintum input terminal M 2 . The low potential signal is output to the output terminal I 0 through the transmission gates T 2 and T 6 .
한편, 입력단자(A)에 저전위상태의 신호가 인가되면 전송게이트(T3, T4)는 도통되고 전송게이트(T1,T2)는 오프되며, 이때 입력단자(B)에 저전위상태 또는 고전위상태의 신호가 인가되면 전송게이트(T6, T8)또는 전송게이트(T5, T7)가 선택적으로 도통되어, 전송게이트(T4, T8)또는 전송게이트(T3, T7)를 통해 출력단자(I0)에 고전위상태의 신호가 출력된다.On the other hand, when a low potential signal is applied to the input terminal A, the transmission gates T 3 and T 4 are turned on and the transmission gates T 1 and T 2 are turned off. When a state or high potential signal is applied, the transmission gates T 6 and T 8 or the transmission gates T 5 and T 7 are selectively conducted, so that the transmission gates T 4 and T 8 or the transmission gates T 3. , T 7 ) is a high potential signal is output to the output terminal (I 0 ).
이로인해 입력단자(A)의 신호에 대한 반전기능을 수행한다.This performs the inversion function for the signal of the input terminal (A).
한편 입력단자(A1~An)가 많을 경우 부울대수의 민텀입력단자도 많아지며 논리수행에 필요한 전송게이트(T11~T1n,…, Tn1~Tnn)를 순차적으로 도통시켜 연산논리를 수행한다.On the other hand, if there are many input terminals (A 1 ~ A n ), the number of minum input terminals of Boolean numbers also increases, and the operation logic is conducted by sequentially connecting the transfer gates (T 11 ~ T 1n ,…, T n1 ~ T nn ) necessary for logic execution Perform
이상에서 상세히 설명한 바와 같이 본 발명의 산술논리 연산회로는 입력신호에 대한 수행하고자 하는 논리를 부울함수에 의한 민텀입력으로 간단히 수행할 수 있으며, 논리기능 확장시 회로변경 없이 민텀입력단자에 인가하는 신호의 조합을 추가함으로써 간단히 수행할 수 있어 제작시 집적도 향상 및 원가를 절감하는 효과가 있게 된다.As described in detail above, the arithmetic logic circuit of the present invention can simply perform the logic to be performed on the input signal with a mintum input by a Boolean function, and the signal is applied to the mintum input terminal without changing the circuit when the logic function is expanded. This can be done simply by adding a combination of them, resulting in the improvement of integration density and cost reduction in manufacturing.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014124A KR940010672B1 (en) | 1992-08-06 | 1992-08-06 | Arithmetic logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014124A KR940010672B1 (en) | 1992-08-06 | 1992-08-06 | Arithmetic logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940004965A KR940004965A (en) | 1994-03-16 |
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ID=19337580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920014124A KR940010672B1 (en) | 1992-08-06 | 1992-08-06 | Arithmetic logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940010672B1 (en) |
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1992
- 1992-08-06 KR KR1019920014124A patent/KR940010672B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR940004965A (en) | 1994-03-16 |
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