Claims (3)
승수와 피승수의 데이타를 받아들이기 위한 레지스터X(1) 및 레지스터Y(2)와, 상기 승수 레지스터X(1)로부터 MB(Modifide Booth)알고리즘을 실현하기 위한 제어신호를 발생시키는 부트(Booth)엔코더(3)와의 제어신호에 의해 초기 부분적합 비트들을 발생시키는 초기 부분적합 발생수단(4)과, 상기 초기 부분적합 발생수단(4)에서 발생한 초기 부분적합 노드들의 승산을 위해 사용되는 GTSM(Group Tree Structure Method)알고리즘을 수행하는 GTSM수행수단(5)과, 상기 GTSM수행수단(5)에서 출력되는 최종 승산결과를 저장하기 위한 출력 레지스터(6)를 구비한 것을 특으로 하는 고속 승산기.Boot encoder for generating register X (1) and register Y (2) for receiving multiplier and multiplicand data and control signal for realizing MB (Modifide Booth) algorithm from the multiplier register X (1) GTSM (Group Tree) used for multiplication of initial partial fit generation means 4 for generating initial partial fit bits by a control signal with (3) and initial partial fit nodes generated in the initial partial fit generation means 4; And a GTSM performing means (5) for performing the algorithm and an output register (6) for storing the final multiplication result output from the GTSM performing means (5).
제1항에 있어서, 상기 초기 부분적합 발생회로(4)는, 피승수 값을 저장하기 위한 레지스터(22)와, 승수값을 저장하기 위한 레지스터와 부트(Booth) 엔코더(3)를 포함한 승수제어 회로(23)와, 상기 승수제어 회로(23)로부터 전달받은 제어신호에 의해 상기 레지스터(22)로부터 전달받은 피승수 값을 가산하는 다수의 가산기(7)를 구비하는 것을 특징으로 하는 고속 승산기.2. The multiplier control circuit according to claim 1, wherein the initial partial conformance generation circuit (4) comprises a register (22) for storing a multiplier value, a register and a boot encoder (3) for storing a multiplier value. And a plurality of adders (7) for adding a multiplier value transmitted from the register (22) by a control signal received from the multiplier control circuit (23).
제2항에 있어서, 상기 부트 엔코더(3)는, 상기 승수를 입력하는 레지스터X(1)로부터 전달받은 3개의 입력비트 A, B, C를, /A, B, C로서 입력받는 제1앤드(AND) 게이트(8)와, 상기 3개의 입력비트 A, B, C를 A, /B, /C로서 입력받는 제2앤드(AND) 게이트(9)와, 상기 제1앤드게이트(8)와 제2앤드게이트(9)의 출력을 입력받아 피승수의 맨 우측 비트에 "0"을 삽입한 후 가산 연산을 수행한 다음 가산결과의 자리수를 MB(Modifide Booth)알고리즘에 따라 2자기 이동하기 위한 신호(D)를 출력하는 제1오아(OR)게이트(10)와, 상기 3개의 입력비트 A, B, C를 /A, /B, /C로서 입력받는 제3앤드게이트(11)와, 상기 3개의 입력비트 A, B, C를 입력받는 제4앤드게이트(12)와, 상기 제3앤드게이트(11)와 제4앤드게이트(12)의 출력을 입력받아 아무런 덧셈의 과정없이 자리수만 2자리 이동하도록 제어하는 신호(N)를 출력하는 제2오아게이트(13)와, 상기 3개의 입력비트중 최좌측 입력비트(A)를 취해 출력제어신호의 양/음 상태를 나타내는 제어신호(P)를 출력하는 버퍼(14)를 구비하는 것을 특징으로 하는 고속 승산기.The first encoder of claim 2, wherein the boot encoder 3 receives three input bits A, B, and C received from the register X (1) for inputting the multiplier as / A, B, and C. (AND) gate 8, a second AND gate 9 which receives the three input bits A, B, and C as A, / B, and / C, and the first and gate 8 After inputting the output of the second and gate 9 and inserting "0" into the rightmost bit of the multiplicand, perform the addition operation, and then move the number of digits of the addition result according to the MB (Modifide Booth) algorithm. A first OR gate 10 for outputting a signal D, a third gate 11 for receiving the three input bits A, B, and C as / A, / B, / C, The fourth and gate 12 receiving the three input bits A, B, and C, and the outputs of the third and gate 11 and the fourth and gate 12 are inputted with only digits without any addition process. Signal (N) to control two-digit movement A second orifice 13 for output and a buffer 14 for taking the leftmost input bit A of the three input bits and outputting a control signal P indicating a positive / negative state of the output control signal; High speed multiplier, characterized in that.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.