KR940008264A - 프로그래머블 논리회로 - Google Patents

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KR940008264A KR1019930020171A KR930020171A KR940008264A KR 940008264 A KR940008264 A KR 940008264A KR 1019930020171 A KR1019930020171 A KR 1019930020171A KR 930020171 A KR930020171 A KR 930020171A KR 940008264 A KR940008264 A KR 940008264A
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고이치 야마시타
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세키자와 스토무
후지쓰 가부시키가이샤
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Abstract

본 발명은 프로그래머블 논리회로는 특정 논리셀(1,31)을 포함하는 복수의 논리셀과, 상기 특정 논리셀내에 포함되고 각각 둘 이상의 입력 및 하나 이상의 출력을 가지며 그 자체로서 소정의 조합 논리 기능만을 갖는 적어도 두개의 서브블럭(11,12)과 상기 특정 논리셀내에 포함되고 각 서브블록의 입력과 출력사이의 경로를 독립적으로 접속할 수 있는 스위칭회로(C7)을 구비한다. 이 스위칭회로의 온/오프 상태를 프로그래밍함으로써 임의의 조합 논리기능 및 임의의 순서 논리 기능을 실현할 수 있다.

Description

프로그래머블 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 동작원리를 설명한 시스템 블럭도.
제3도는 본 발명에 의한 프로그래머블 논리회로의 제1실시예의 주요부를 형성하는 논리셀의 구성을 도시한 시스템 블럭도.
제4도는 제1실시예의 논리셀의 내부구성 회로도.

Claims (45)

  1. 특정 논리셀(1,31)을 포함하는 복수의 논리셀과; 상기 특정 논리셀내에 포함되고 각각 둘 이상의 입력 및 하나 이상의 출력을 가지며 그 자체로서 소정의 조합 논리 기능만을 갖는 적어도 두개의 서브블럭(11,12)과; 상기 특정 논리셀내에 포함되고, 각 서브 블록의 입력과 출력사이의 경로를 독립적으로 접속할 수 있는 스위칭회로(C7)를 구비함으로써, 상기 스위칭 회로의 ON/OFF 상태를 프로그래밍하는 것에 의해 임의의 조합 논리기능 및 임의의 순서 논리 기능을 실현하도록 한 것을 특징으로 하는 프로그래머블 논리회로.
  2. 제1항에 있어서, 상기 논리셀(1,31)에 신호에 입력하고 그 논리셀로부터 신호를 출력하기 위한 복수의 신호선을 갖는 입/출력 통로(B)를 추가로 구비하고, 상기 스위칭 회로(C7)가 각 서브 블럭의 입력 및 출력 중 임의의 것을 입/출력 통보(B)에 접속할 수 있는 프로그래머블 스위치(SW)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  3. 제2항에 있어서, 상기 스위칭 회로(C7)의 프로그래머블 스위치(SW)는 퓨지 소자 또는 안티퓨즈 소자로 구성되고, 그것의 온/오프 상태가 고정 제어되는 것을 특징으로 하는 프로그래머블 논리회로.
  4. 제2항에 있어서, 상기 스위칭 회로(C7)의 프로그래머블 스위치(SW)는 제1제어 신호에 응답하여 그것의 온/오프 상태가 자유제어되는 스위칭 소자로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  5. 제4항에 있어서, 제1신호를 발생하기 위한 수단(81,82)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  6. 제5항에 있어서, 상기 수단(81,82)은 제1제어 신호를 기억하기 위한 메모리(81)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  7. 제5항에 있어서, 상기 수단(81,82)은 제어 정보를 기억하기 위한 메모리(81) 및 그 메모리에 기억된 제어정보에 의거 제1제어신호를 발생하기 위한 디코더(82)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  8. 제7항에 있어서, 관계식 M≥floor(log2N)[여기서, N은 상기 스위칭 회로(C7)을 구성하는데 필요한 프로그래머블 스위치(SW)의 수, M은 모든 프로그램 가능한 스위치의 ON/OFF 상태를 제어하는데 필요한 메모리 비트의 수, 그리고 연산 floor(F(x))는 값 F(x)이상의 최소 정수값을 복원시키는 연산으로 정의됨]이 항상 성립하는 것을 특징으로 하는 프로그래머블 논리회로.
  9. 제1항에 있어서, 상기 서브 블럭(11,12)이 간소화된 형태로서 AND-OR회로, AND-NOR회로, OR-AND회로, OR-NAND회로, NAND-NADN회로, NOR-OR회로 및 NOR-NOR회로로 이루어진 그룹으로 부터 선택된 적어도 한 종류의 회로로 구성되는 기본 논리회로(C1,C2,C11,C12,C21,C22)를 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  10. 제9항에 있어서, 상기 서브블럭(11,12)이 제2신호에 응답하여 기본 논리회로(C1,C2,C11,C12,C21,C22)의 입력 및 출력신호 중 적어도 임의의 하나의 논리를 반전시키기 위한 반전 회로(C3-C6)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  11. 제1항에 있어서, 상기 스위칭회로(C7)는 그것의 온/오프 상태에 따라 서브블럭(11,12)의 입력과 출력 사이의 통로를 접속함으로써 피드백 통로를 형성하고, S-R플립플롭회로, RS-CK플립플롭회로, D플립플롭회로 및 J-K플립플롭회로로 이루어지는 그룹으로 선택된 적어도 한 종류의 순차 논리회로를 하나의 논리셀(1,31)로 형성하는 것을 특징으로 하는 프로그래머블 논리회로.
  12. 제1항에 있어서, 상기 스위칭회로(C7)는 그것의 ON/OFF 상태에 따라 서브블럭(11,12)의 입력과 출력 사이의 경로를 접속하지 않음으로써 피드백 경로를 형성하지 않으며, AND회로, NAND회로, OR회로, NOR회로, 배타적 OR회로, 배타적 NOR회로 및 반가산기 회로로 이루어지는 그룹으로 부터 선택된 적어도 한 종류의 조합 논리회로를 하나의 논리셀(1,31)로 형성하는 것을 특징으로 하는 프로그래머블 논리회로.
  13. 제1항에 있어서, 상기 논리셀(1,31)을 상호 접속하기 위한 둘 이상의 신호선을 포함하는 셀간경로(204)와; 상기 셀간경로의 신호선에 삽입되어 그것의 온/오프 상태에 의해 논리셀들간의 접속을 판별하는 복수의 프로그래머블 스위치(SW)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  14. 제13항에 있어서, 논리셀(1,31)에 신호를 입력하고 그것으로부터 신호를 출력하기 위한 입/출력패드(203)와; 상기 셀간경로(204)와 상기 입/출력 패드를 연결할 수 있는 입/출력 경로(202)를 추가로 구비함으로써, 상기 입/출력 패드와 상기 입/출력 경로 사이의 연결이 프로그래머블 스위치(SW)를 통해 이루어지도록 한 것을 특징으로 하는 프로그래머블 논리회로.
  15. 제14항에 있어서, 상기 입/출력 경로(202)는 복수의 프로그래머블 스위치(SW)가 삽입된 로우프형 신호선을 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  16. 제14항에 있어서, 상기 입/출력 경로(202)는 복수의 프로그래머블 스위치(SW)가 삽입된 제1신호선 및 각각 상호 인접한 프로그래머블 스위치(SW)사이에 위치한 노드들로부터 두개의 소정의 노드를 접속하기 위한 제2신호선을 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  17. 제16항에 있어서, 프로그래머블 스위치(SW)는 제2신호선에 삽입되는 것을 특징으로 하는 프로그래머블 논리회로.
  18. 제14항에 있어서, 상기 논리셀(1,31)은 프로그래머블 논리 회로의 셀 영역(201) 내에 매트릭스 형태로 배치되고, 상기 셀간 경로(204)는 논리셀의 매트릭스 배열을 따라 수직 및 수평 방향으로 연장되고 상기 입/출력 패드(203)는 프로그래머블 논리회로의 최외측 주변부상에 위치한 논리셀의 외측에 설치되며, 상기 입/출력 경로(202)는 프로그래머블 논리회로의 최외측 주변부상에 위치한 논리셀과 입/출력 패드사이에 배치되는 것을 특징으로 하는 프로그래머블 논리회로.
  19. 제14항에 있어서, 상기 셀간 경로(204)는 프로그래머블 스위치(SW)를 통해 빗살 모양으로 접속된 제1상호배선(11-18) 및 제2상호배선(11'-18')을 포함하고, 상기 논리셀(1,13)은 상기 셀간 경로(204)와 내부 버스(210)를 통해 결합되며, 상기 내부버스는 논리셀의 입력에 결합되고 동시에 프로그래머블 스위치(SW)를 통해 제1상호 배선과 제2 상호 배선중 적어도 하나에 결합되는 입력신호선(i1, i2) 및 논리셀의 출력에 고정 접속됨과 동시에 프로그래머블 스위치(SW)를 통해 제1 상호 배선과 제2상호 배선 양자에 결합되는 출력선(j1)을 포함하는 것을 특징으로 하는 프로그래머블 논리회로.
  20. 제19항에 있어서, 관계식 L≥T+m[여기서, L은 내부버스(210)의 라인수, T는 논리셀(1,31)내의 OR-AND 표시로된 합의항 및 곱의항의 수, m은 논리셀의 출력수를 나타냄]이 성립하는 것을 특징으로 하는 프로그래머블 논리회로.
  21. 제14항에 있어서, 상기 셀간경로(204)는 프로그래머블 스위치(SW)를 통해 빗살모양으로 접속되는 제1상호 배선(11-18) 및 제2상호 배선(11'-18')을 포함하고, 상기 논리셀(1,31)은 고정 신호선을 통해 상기 셀간경로(204)에 결합된 출력을 가지고, 상기 고정 신호선은 프로그래머블 스위치(SW)를 통해 제1상호 배선(11-18) 및 제2상호 배선(11'-18')양자에 결합되며, 상기 논리셀의 각 입력은 프로그래머블 스위치(SW)를 통해 제1상호 배선 및 제2 상호 배선 중 적어도 하나에 접속되는 것을 특징으로 하는 프로그래머블 논리회로.
  22. 제1-제4트랜지스터(T1-T4)와; 제1-제4트랜지스터와 배선을 결합하기 위한 복수의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P14)를 구비하는데, 상기 제1-제4트랜지스터(T1-T4)의 각 게이트(G)가 입력 배선(Lin)에 결합되고, 제1-제4트랜지스터(T1-T4)의 소스 또는 드레인 인출 전극(SD1-SD6)이 제1 및 제2전원선(VDD-VSS), 제1 및 제2출력 배선(Lout 1, Lout 2), 제1 및 제2저전압축 프로그래머블 스위치(PS1, PS2), 제1-제14프로그래머블 스위치(P1-P14)를 통해 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  23. 제22항에 있어서, 제1트랜지스터(T1)의 소스 또는 드레인 인출 전극(SD1)이 제1전위측 프로그래머블 스위치(PD1)를 통해 제1전원선(VDD)에, 제1프로그래머블 스위치(P1)를 통해 제2출력 배선(Lout 2)에, 제2프로그래머블 스위치(P2)를 통해 제1출력 배선(Lout 1)에, 그리고 제1고전위측 보호배선(LP1)에 결합되고, 제1 및 제2트랜지스터(T1, T2)의 소스 또는 드레인 인출 전극(SD2)이 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제1출력 배선(Lout 1)에 결합되며, 제2트랜지스터(T2)의 소스 또는 드레인 인출 전극(SD3)이 제4프로그래머블 스위치(P4)를 통해 제1출력 배선(Lout 1)에, 제5프로그래머블 스위치(P5)를 통해 제2출력배선(Lout 2)에 그리고 제6프로그래머블 스위치(P6)를 통해 제1고전위측 보호배선(LP1)에 결합되고, 제3트랜지스터(T3)의 소스 또는 드레인 출력 전극(SD4)이 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에, 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout 1)에, 제9프로그래머블 스위치(P9)를 통해 제2출력 배선(Lout 2)에 그리고 제1저전위측 보호배선(LN1)에 결합되며, 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 출력 전극(SD5)이 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제10 프로그래머블 스위치(P10)를 통해 제2출력 배선(Lout 2)에 결합되고, 제4트랜지스터(T4)의 소스 및 드레인 인출 전극(SD6)이 제11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout 2)에, 제12프로그래머블 스위치(P12)를 통해 제1출력배선(Lout 1)에, 그리고 제13프로그래머블 스위치(P13)를 통해 제1저전위측 보호배선(LN1)에 결합되며, 상기 제1출력 배선(Lout 1)이 제7프로그래머블 스위치(P7)를 통해 제2고전위측 보호배선(LP2)에 결합되고, 상기 제2 출력배선(Lout 2)이 제14프로그래머블 스위치(P14)를 통해 제2저전위측 보호배선(LN2)에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  24. 제22 또는 23항에 있어서 , 제2트랜지스터(T2)의 소스 또는 드레인 인출 전극(SD3)과 제1전원선(VDD)사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS)사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  25. 제22 또는 23항에 있어서, 제1바이패스 프로그래머블 스위치(PB1)가 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1, SD3)사이에 결합되고 제2바이패스 프로그래머블 스위치(PB2)가 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4, SD6)사이에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  26. 제22 또는 23항에 있어서, 제2 트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD)사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와, 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS)사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)와; 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된 제1바이패스 프로그래머블 스위치(PD1)와; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  27. 제22항에 있어서, 상기 제1 및 제2트랜지스터(T1,R2)는 P형 전계효과 트랜지스터로 이루어지고, 상기 제3 및 제4트랜지스터(T3,T4)는 n형 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 프로그래머블 논리회로.
  28. 제22항에 있어서, 상기 프로그래머블 스위치(PD1-PD3, PS1-PS3, P1-P14, PB1, PB2)는 퓨즈 소자, 안티 퓨즈소자 P형 전계효과 트랜지스터 및 n형 전계효과 트랜지스터로 이루어진 그룹으로 부터 선택된 소자들로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  29. 제1-제4트랜지스터(T1-T4)와; 제1-제4트랜지스터와 배선을 결합하기 위한 복수의 프로그래머블 스위치(PD1,PD2,PS1,PS2,P1-P16)를 구비하는데, 상기 제1-제4트랜지스터(T1-T4)의 각 게이트(G)가 입력 배선(Lin)에 결합되고, 제1-제4트랜지스터(T1-T4)의 소스 또는 드레인 인출 전극(SD1-SD6)이 제1 및 제2전원선(VDD-VSS), 제1 및 제2출력 배선(Lout 1, Lout 2), 제1 및 제2고전위측 보호배선(LP1,LP2), 제1 및 제2저전위측 보호배선(LN1,LN2)중 임의의 것들에 제1및 제2고전위측 프로그래머블 스위치(PS1,PS2), 제1 및 제2저전위측 프로그래머블 스위치(PS1, PS2), 제1-제16프로그래머블 스위치(P1-P16)중 대응하는 것들을 통해 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  30. 제28항에 있어서, 제1트랜지스터(T1)의 소스 또는 드레인 인출 전극(SD1)이 제1전위측 프로그래머블 스위치(PD1)를 통해 제1전원선(VDD)에, 제1프로그래머블 스위치(P1)를 통해 제2고전위측 보호배선(LP2)에, 제2프로그래머블 스위치(P2)를 통해 제2고전위측 배선(LP2)에, 그리고 제1고전위측 보호배선(LP1)에 결합되고, 제1 및 제2트랜지스터(T1, T2)의 소스 또는 드레인 인출 전극(SD2)이 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에, 그리고 제3프로그래머블 스위치(P3)를 통해 제2고전위측 보호배선(LP2)에 결합되며, 제2트랜지스터(T2)의 소스 또는 드레인 인출 전극(SD3)이 제4프로그래머블 스위치(P4)를 통해 제2고전위측 배선(LP2)에, 제5프로그래머블 스위치(P5)를 통해 제2저전위측 보호배선(LN2)에, 그리고 제6프로그래머블 스위치(P6)를 통해 제1고전위측 보호배선(LP1)에 결합되고, 제3트랜지스터(T3)의 소스 또는 드레인 인출 전극(SD4)이 제1저전위측 프로그래머블 스위치(PS1)를 통해 제2전원선(VSS)에, 제8프로그래머블 스위치(P8)를 통해 제2고전위측 보호배선(LN2)에, 그리고 제1저전위측 보호배선(LN1)에 결합됨, 제3및 제4트랜지스터(T3, T4)의 소스 또는 드레인 인출전극(SD5)이 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제10 프로그래머블 스위치(P10)를 통해 제2고전위측 보호배선(LP2)에 결합되고, 제4트랜지스터(T4)의 소스 및 드레인 인출 전극(SD6)이 제11프로그래머블 스위치(P11)를 통해 제2저전위측 보호배선(LN2)에, 제12프로그래머블 스위치(P12)를 통해 제2고전위측 보호배선(LN2)에, 그리고 제13프로그래머블 스위치(P13)를 통해 제1저전위측 보호배선(LN1)에 결합되며, 상기 제2고전위측 보호배선(LP2)이 제7프로그래머블 스위치(P7)에 결합되고, 상기 제2전위측 보호배선(LN2)이 제14프로그래머블 스위치(P14)에 결합되면, 상기 제2고전위측 보호배선(LP2)이 제15프로그래머블 스위치(P15)를 통해 제1출력배선(Lout 1)에 결합되고, 상기 제2저전위측 보호배선(LN2)이 제16프로그래머블 스위치(P16)를 통해 제2출력배선(Lout 2)에 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  31. 제29 또는 30항에 있어서 , 제2트랜지스터(T2)의 소스 또는 드레인 인출 전극(SD3)과 제1전원선(VDD)사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS)사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  32. 제29 또는 30항에 있어서, 제1 및 제2트랜지스터(T1, R2)의 소스 또는 드레인 인출전극들(SD1, SD3)사이에 결합된 제1바이패스 프로그래머블 스위치(PB1)와; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4, SD6)사이에서 결합된 제2바이패스 프로그래머블 스위치(PB2)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  33. 제29 또는 30항에 있어서, 제2 트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD)사이에 결합된 제3고전위측 프로그래머블 스위치(PD3)와; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제2전원선(VSS)사이에 결합된 제3저전위측 프로그래머블 스위치(PS3)와; 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된 제1바이패스 프로그래머블 스위치(PD1)와; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  34. 제29항에 있어서, 상기 제1 및 제2트랜지스터(T1,T2)는 P형 전계효과 트랜지스터로 이루어지고, 상기 제3 및 제4트랜지스터(T3,T4)는 n형 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 프로그래머블 논리회로.
  35. 제29항에 있어서, 상기 프로그래머블 스위치(PD1-PD3, PS1-PS3, P1-P14, PB1, PB2)는 퓨즈 소자, 안티 퓨즈소자, P형 전계효과 트랜지스터 및 n형 전계효과 트랜지스터로 이루어진 그룹으로 부터 선택된 소자들로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  36. 제1-제8트랜지스터(T1-T8)와; 제1-제8트랜지스터와 배선을 결합하기 위한 복수의 프로그래머블 스위치(PD1-PD4,PS1-PS4,P1-P22)를 구비며, 상기 제1-제8트랜지스터(T1-T8)의 각 게이트(G)가 입력 배선(Lin)에 결합되고, 제1-제8트랜지스터(T1-T8)의 소스 또는 드레인 인출 전극(SD1-SD12)이 제1 및 제2전원선(VDD,VSS)과 제1 및 제2출력 배선(Lout 1, Lout 2)중 임의의 것들에 제1-제4고전위측 프로그래머블 스위치(PD1-PD4), 제1-제4저전위측 프로그래머블 스위치(PS1-PS4) 및 제1-제22프로그래머블 스위치(P1-P22)중 대응하는 것들을 통해 결합되는 것을 특징으로 하는 프로그래머블 논리회로.
  37. 제36항에 있어서, 제1트랜지스터(T1)의 소스 또는 드레인 인출 전극(SD1)이 제1고전위측 프로그래머블 스위치(PD1)를 통해 제1전원선(VDD)에, 제1프로그래머블 스위치(P1)를 통해 제2출력 배선(Lout 2)에, 그리고 제2프로그래머블 스위치(P2)를 통해 제1출력 배선(Lout 1)에 결합되고, 제1 및 제2트랜지스터(T1, T2)의 소스 또는 드레인 인출 전극(SD2)이 제2고전위측 프로그래머블 스위치(PD2)를 통해 제1전원선(VDD)에 그리고 제3프로그래머블 스위치(P3)를 통해 제1출력 배선(Lout 1)에 결합되며, 제2트랜지스터(T2)의 소스 또는 드레인 인출 전극(SD3)이 제4프로그래머블 스위치(P4)를 통해 제1출력 배선(Lout 1)에, 제5프로그래머블 스위치(P5)를 통해 제2출력배선(Lout 2)에 그리고 제6프로그래머블 스위치(P6)를 통해 제3트랜지스터(T3)의 소스 또는 드레인 출력 전극(SD4)에 결합되고, 제3트랜지스터(T3)의 소스 또는 드레인 인출전극(SD4)이 제3고전위측 프로그래머블 스위치(PD3)를 통해 제1출력배선(Lout 1)에, 제7프로그래머블 스위치(P7)를 통해 제2출력배선(Lout 2)에 그리고 제8프로그래머블 스위치(P8)를 통해 제1출력배선(Lout 1)에 결합되며, 제3 및 제4트랜지스터(T3, T4)의 소스 또는 드레인 인출전극(SD5)이 제4고전위측 프로그래머블 스위치(PD4)를 통해 제1전원선(VDD)에, 그리고, 제9프로그래머블 스위치(P9)를 통해 제1출력 배선(Lout 1)에 결합되고, 제4트랜지스터(T4)의 소스 및 드레인 인출 전극(SD6)이 제10프로그래머블 스위치(P10)를 통해 제1출력배선(Lout 1)에, 그리고 제11프로그래머블 스위치(P11)를 통해 제2출력배선(Lout 2)에 결합되며, 제5트랜지스터(T5)의 소스 또는 드레인 인출전극(SD7)이 제1저전위측 프로그래머블 스위치(PS1)을 통해 제2전원선(VSS)에, 제12프로그래머블 스위치(P12)를 통해 제1출력배션(Lout 1)에 그리고 제13프로그래머블 스위치(P13)를 통해 제2출력배선(Lout 2)에 결합되고, 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD3)이 제2저전위측 프로그래머블 스위치(PS2)를 통해 제2전원선(VSS)에, 그리고 제14프로그래머블 스위치(P14)를 통해 제2출력배선(Lout 2)에 결합되며, 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)이 제15프로그래머블 스위치(P15)를 통해 제2출력배선(Lout 2)에, 제16프로그래머블 스위치(P16)을 통해 제1출력배선(Lout 1)에, 그리고 제17프로르래머블 스위치(P17)를 통해 제7트랜지스터(T7)의 소스 또는 드레인 인출 전극(SD10)에 결합되고, 제7트랜지스터(T7)의 소스 또는 드레인 인출 전극(SD10)이 제3저전위측 프로그래머블 스위치(P53)를 통해 제2전원선(VSS)에, 제18프로그래머블 스위치(P18)을 통해 제1출력배선(Lout 1)에, 그리고 제19프로그래머블 스위치(P19)를 통해 제2출력선(Lout 2)에 결합되며 제7 및 제8트랜지스터(T7, T8)의 소스 또는 드레인 인출전극(SD11)이 제4저전위측 프로그래머블 스위치(PS4)를 통해 제2전원선(VSS)에, 그리고 제20프로그래머블 스위치(P20)를 통해 제2출력배선(Lout 2)에 결합되고, 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)이 제21프로그래머블 스위치(P21)를 통해 제2출력배선(Lout 2)에, 그리고 제22프로그래머블 스위치(P22)를 통해 제1출력배선(Lout 1)에 결합되는 것을 특징으로 하는 프로그래머블 스위치.
  38. 제36 또는 37항에 있어서 , 제2트랜지스터(T2)의 소스 또는 드레인 인출 전극(SD3)과 제1전원선(VDD)사이에 결합된 제5고전위측 프로그래머블 스위치(PD5)와; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제1전원선(VDD)사이에 결합된 제6고전위측 프로그래머블 스위치(PD6)와; 제6트랜지스터(T6)의 소스 또는 드레인 인출 전극(SD9)과 제2전원선(VSS)사이에 결합된 제5저전위측 프로그래머블 스위치(PS5)와; 제8트랜지스터(T8)의 소스 또는 드레인 인출 전극(SD12)과 제2전원선(VSS)사이에 결합된 제6저전위측 프로그래머블 스위치(PS6)을 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  39. 제36 또는 37항에 있어서, 제1 및 제2트랜지스터(T1, T2)의 소스 또는 드레인 인출전극들(SD1, SD2)사이에 결합된 제1바이패스 프로그래머블 스위치(PB1)와; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4, SD6)사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)와; 제5 및 제6트랜지스터(T5, T6)의 소스 또는 드레인 인출전극들(SD7, SD9)사이에 결합된 제3바이패스 프로그래머블 스위치(PB3)와; 제7 및 제8트랜지스터(T7, T8)의 소스 또는 드레인 인출전극들(SD10, SD12)사이에 결합된 제4바이패스 프로그래머블 스위치(PB4)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  40. 제36 또는 37항에 있어서, 제2 트랜지스터(T2)의 소스 또는 드레인 인출전극(SD3)과 제1전원선(VDD)사이에 결합된 제5고전위측 프로그래머블 스위치(PD5)와; 제4트랜지스터(T4)의 소스 또는 드레인 인출전극(SD6)과 제1전원선(VDD)사이에 결합된 제6고전위측 프로그래머블 스위치(PS6)와; 제6트랜지스터(T6)의 소스 또는 드레인 인출전극(SD9)과 제2전원선(VSS)사이에 결합된 제5저전위측 프로그래머블 스위치(PD5)와; 제8트랜지스터(T8)의 소스 또는 드레인 인출전극(SD12)과 제2전원선(VSS)사이에 결합된 제6저전위측 프로그래머블 스위치(PS6)와; 제1 및 제2트랜지스터(T1,T2)의 소스 또는 드레인 인출전극(SD1,SD3)사이에 결합된 제1바이패스 프로그래머블 스위치(PB1)와; 제3 및 제4트랜지스터(T3,T4)의 소스 또는 드레인 인출전극(SD4,SD6)사이에 결합된 제2바이패스 프로그래머블 스위치(PB2)와; 제5 및 제6트랜지스터(T5,T6)의 소스 또는 드레인 인출전극(SD7,SD9)사이에 결합된 제3바이패스 프로그래머블 스위치(PB3)와; 제7 및 제8트랜지스터(T7,T8)의 소스 또는 드레인 인출전극(SD10,SD12)사이에 결합된 제4바이패스 프로그래머블 스위치(PB4)를 추가로 구비하는 것을 특징으로 하는 프로그래머블 논리회로.
  41. 제36항에 있어서, 상기 제1-제4트랜지스터(T1-T4)는 P형 전계효과 트랜지스터로 이루어지고, 상기 제5-제8트랜지스터(T5-T8)는 n형 전계효과 트랜지스터로 이루어지는 것을 특징으로 하는 프로그래머블 논리회로.
  42. 제36항에 있어서, 상기 프로그래머블 스위치(PD1-PD6, PS1-PS6, P1-P22, PB1-PB4)는 퓨즈 소자, 안티 퓨즈소자 P형 전계효과 트랜지스터 및 n형 전계효과 트랜지스터로 이루어진 그룹으로 부터 선택된 소자들로 구성되는 것을 특징으로 하는 프로그래머블 논리회로.
  43. 제22항에 있어서, 기본셀은 제1-제4트랜지스터 및 프로그래머블 스위치로 형성되고, 논리 회로는 둘이상의 셀들을 접속시킴으로써 형성되는 것을 특징으로 하는 프로그래머블 논리회로.
  44. 제29항에 있어서, 기본셀은 제1-제4트랜지스터 및 프로그래머블 스위치로 구성되고, 논리 회로는 둘이상의 셀들을 접속시킴으로써 형성되는 것을 특징으로 하는 프로그래머블 논리회로.
  45. 제36항에 있어서, 기본셀은 제1-제4트랜지스터 및 프로그래머블 스위치로 형성되고, 논리 회로는 둘이상의 셀들을 접속시킴으로써 형성되는 것을 특징으로 하는 프로그래머블 논리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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