Claims (8)
입력데이타 X(n)와 계수 C를 승산하기 위한 승산기에 있어서, 상기 입력데이타 X(n)와 계수 C를 가산하기 위한 제1가산기와, 상기 입력데이타X(n)와 계수C의 부호반전된 값-C 을 가산하기 위한 제2가산기와, 각각 상기 제 1 및 제2가산기의 출력 X(n)+C,X(n)-C에 대한 절대값 |X(n)+C|, |X(n)-C|을 출력하기 위한 제1 및 제2절대값회로와, 각각 상기 제1 및 제2절대값 회로의 출력값을 어드레스로 하고 그 어드레스에 대한 데이타 값으로이 기억되어 있는 제1및 제2기억수단과, 상기 제1기억수단의 출력상기 제2기억수단의 출력부호반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징으로 하는 승산기.A multiplier for multiplying input data X (n) and coefficient C, the multiplier comprising: a first adder for adding the input data X (n) and coefficient C, and a sign inverted of the input data X (n) and coefficient C; A second adder for adding the value -C and an absolute value | X (n) + C |, | X for the outputs X (n) + C, X (n) -C of the first and second adders, respectively. the first and second absolute value circuits for outputting (n) -C |, and the output values of the first and second absolute value circuits respectively as addresses and as data values for the addresses. The stored first and second storage means and the first storage means. Output of the second storage means And a third adder for adding a sign inverted value.
제1항에 있어서, 상기 제1 및 제2절대값 회로의 전ㆍ후단에 데이타 버퍼링을 위한 래치회로를 더 포함하는 것을 특징으로 하는 승산기.The multiplier according to claim 1, further comprising a latch circuit for buffering data before and after the first and second absolute value circuits.
입력데이타 X(n)와 계수 C를 가산하기 위한 제1가산기와, 상기 입력데이타X(n)와 계수C의 부호반전된 값-C 을 가산하기 위한 제2가산기와, 각각 상기 제 1 및 제2가산기의 출력 X(n)+C,X(n)-C에 대한 절대값 |X(n)+C|, |X(n)-C|을 출력하기 위한 제1 및 제2절대값회로와,선택신호에 따라 상기 제1및 제2절대값 회로로 부터의 병렬 입력에 대한 직렬 출력신호를 발생하는 멀티플랙서와, 상기 멀티플렉서로부터의 순차적인 입력 신호에 따라값을 출력하기위한 제어수단과, 상기 기억수단으로부터 순차적으로 입력되는 부터 상기 선택신호에 따라 제1및 제2병렬출력신호발생하기위한 디멀티플렉서와, 상기디멀티플렉서로부터의 제1출력신호부호반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징으로 하는 승산기.A first adder for adding input data X (n) and coefficient C, a second adder for adding sign inverted value-C of the input data X (n) and coefficient C, and the first and the second First and second absolute value circuits for outputting the absolute values | X (n) + C |, | X (n) -C | to the outputs X (n) + C, X (n) -C A multiplexer for generating a serial output signal for parallel inputs from the first and second absolute value circuits in accordance with a selection signal, and a sequential input signal from the multiplexer. Control means for outputting a value, and sequentially input from said storage means From the first and second parallel output signal according to the selection signal A demultiplexer for generating and a first output signal from said demultiplexer And a third adder for adding a sign inverted value.
제3항에 있어서,상기 제1및 제2절대값 회로의 전ㆍ후단에 데이타 버퍼링을 위한 래치회로를 더 포함하는 것을 특징으로 하는 승산기.The multiplier according to claim 3, further comprising a latch circuit for buffering data before and after the first and second absolute value circuits.
입력데이타 X(n)에 대한 순차적인 지연 신호〔X(n),X(n-1),....,X(n-k)〕를 발생하기 위한 순환 시프트 레지스터와 ,상기 순차적 지연신호와 필터 계수 발생 장치로부터 공급된 필터계수(Cn,Cn-1,......,Cn-1)각각으로부터 순차적으로 값을 출력하기 위한 승산수단과, 상기 승산 수단으로부터 출력되는 승산값을 누산하기 위한 누산기로 구성되는 것을 특징으로 하는 FIR디지탈 필터.A cyclic shift register for generating sequential delay signals [X (n), X (n-1), ..., X (nk)] for input data X (n), and the sequential delay signals and filters Filter coefficients (Cn, Cn-1, ..., Cn-1) supplied from the coefficient generator are sequentially A multiplier means for outputting a value, and an accumulator for accumulating a multiplication value output from said multiplication means.
제5항에 있어서, 상기 승산수단은 상기 입력데이타X(n)와 필터 계수Cn을 가산하기 위한 제1가산기와 상기 입력데이타X(n)와 계수Cn의 부호 반전된 값-Cn을 가산하기 위한 제2가산기와, 각각 상기 제1및 2가산기의 출력 X(n)+Cn,X(n)-Cn에 대한 절대값 |X(n)+Cn|, |X(n)-Cn|을 출력하기 위한 제1및 제2절대값 회로와, 각각 상기 제1및 제2절대값 회로의 출력값을 어드레스로 하고 그 어드레스에 대한 데이터 값으로기억되어 있는 제1및 제2기억수단과, 상기 제1기억수단의 출력상기 제2기억수단의 출력부호 반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징으로 하는 FIR 디지탈 필터.6. The apparatus according to claim 5, wherein the multiplication means is for adding a first adder for adding the input data X (n) and a filter coefficient Cn and a sign inverted value-Cn of the input data X (n) and the coefficient Cn. Outputs the second adder and the absolute values | X (n) + Cn | and | X (n) -Cn | to the outputs X (n) + Cn, X (n) -Cn of the first and second adders, respectively. The first and second absolute value circuits and the output values of the first and second absolute value circuits respectively as addresses and the data values for the addresses. Stored first and second storage means and outputs of the first storage means Output of the second storage means And a third adder for adding sign inverted values.
제5항에 있어서,상기 승산 수단은 상기 입력데이타X(n)와 필터 계수Cn을 가산하기 위한 제1가산기와 상기 입력데이타X(n)와 계수Cn의 부호 반전된 값-Cn을 가산하기 위한 제2가산기와, 각각 상기 제1및 2가산기의 출력 X(n)+Cn,X(n)-Cn에 대한 절대값 |X(n)+Cn|, |X(n)-Cn|을 출력하기 위한 제1및 제2절대값 회로와 선택신호에 따라 상기 제1및 제2절대 값 회로로부터의 병렬입력에 대한 직렬 출력 신호를 발생하는 멀티플렉서와, 상기 멀티플렉서로 부터의 순차적인 입력신호에 따라 입력신호값을 출력하기위한 제어수단과, 상기 기억수단으로부터 순차적으로 입력되는부터 상기 선택신호에 따라 제1및 제2병렬출력신호발생하기위한 디멀티플렉서와, 상기디멀티플렉서로부터의 제1출력신호부호반전된 값을 가산하기 위한 제3가산기로 구성되는 것을 특징으로 하는FIR 디지탈 필터.The method according to claim 5, wherein the multiplication means is for adding a first adder for adding the input data X (n) and a filter coefficient Cn and a sign inverted value-Cn of the input data X (n) and the coefficient Cn. Outputs the second adder and the absolute values | X (n) + Cn | and | X (n) -Cn | to the outputs X (n) + Cn, X (n) -Cn of the first and second adders, respectively. A multiplexer for generating a serial output signal for parallel input from the first and second absolute value circuits according to the first and second absolute value circuits and the selection signal, and a sequential input signal from the multiplexer. Control means for outputting an input signal value and sequentially input from said storage means From the first and second parallel output signal according to the selection signal A demultiplexer for generating and a first output signal from said demultiplexer And a third adder for adding a sign inverted value.
제6항또는 제7항에 있어서,상기 제1및 제2절대값회로의 전ㆍ후단에 데이터 버퍼링을 위한 래치회로를 더 포함하는 것을 특징으로 하는 FIR디지털 필터.The FIR digital filter according to claim 6 or 7, further comprising a latch circuit for buffering data before and after the first and second absolute value circuits.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.