KR940006674B1 - Semiconductor device and manufacturing method thereof - Google Patents

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KR940006674B1 KR1019910000136A KR910000136A KR940006674B1 KR 940006674 B1 KR940006674 B1 KR 940006674B1 KR 1019910000136 A KR1019910000136 A KR 1019910000136A KR 910000136 A KR910000136 A KR 910000136A KR 940006674 B1 KR940006674 B1 KR 940006674B1
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김광호
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Abstract

The base of a bipolar transistor is formed on a non-active region so that area of an emitter is expanded. The semiconductor includes a first conduction type active region (25) formed on a buried layer (22) of a substrate; a non-activated region (23) formed on area except the active region (25), a second conduction type diffusion region (26) formed on the active region (25), and a first conduction type diffusion region (27) formed on the non-activated region (23) and adjacent to the active region (25).

Description

반도체 장치 및 그 제조방법Semiconductor device and manufacturing method thereof

제1도는 종래의 레이아웃을 보여주는 평면도1 is a plan view showing a conventional layout

제2도는 제1도의 단면도2 is a cross-sectional view of FIG.

제3도는 본 발명의 평면도3 is a plan view of the present invention

제4도는 본 발명의 단면도4 is a cross-sectional view of the present invention

제5도는 본 발명의 공정도5 is a process diagram of the present invention

본 발명은 반도체 소자에 관한 것으로, 특히 바이폴라(bipolar) 트랜지스터에 관한 것이다.The present invention relates to semiconductor devices, and more particularly to bipolar transistors.

통상적으로 바이폴라 트랜지스터는 에미터(emitter)영역과 베이스(base)영역 및 콜렉터(collector)영역으로 형성되어 있어, 에미터영역으로 입력된 전류가 베이스 영역을 통해 콜렉터영역으로 출력되어 동작된다. 상기 에미터영역은 활성영역(Active Region)에 베이스영역과 함께 형성되어 있어, 상기의 활성영역내에서 베이스영역이 전류가 입력되는 에미터영역을 제한한다. 또한 활성영역내에 에미터와 베이스를 함께 형성하여 비활성영역을 방치해 두어 반도체 장치의 집적도가 낮은 구조로 되어 있는 문제점을 갖고 있다.In general, a bipolar transistor is formed of an emitter region, a base region, and a collector region, so that a current input to the emitter region is output to the collector region through the base region to operate. The emitter region is formed in the active region together with the base region, so that the base region in the active region limits the emitter region into which current is input. In addition, the emitter and the base are formed together in the active region to leave the inactive region, which leads to a low integration degree of the semiconductor device.

이와 관련하여 제1도는 종래의 바이폴라 트랜지스터의 레이아웃(lay out)을 보여주는 평면도이다. 상기의 제1도에서 종래의 바이폴라 트랜지스터 P형 기판(1) 내부에 콜렉터전극(8)을 포함하는 콜렉터영역(4)과, 에미터영역(6)과 베이스영역(7)을 포함하는 활성영역(5)으로 형성되어 있다. 상기의 에미터영역(6)과 베이스영역(7)은 각각의 전극(9,10)을 포함한다. 상기의 에미터영역(6)은 가로변(41)의 길이가 4μm2이고 세로변(42)의 길이가 5μm2이므로 그 면적은 20μm2정도이다.1 is a plan view showing the layout of a conventional bipolar transistor. In FIG. 1, the collector region 4 including the collector electrode 8 and the active region including the emitter region 6 and the base region 7 in the conventional bipolar transistor P-type substrate 1 are shown in FIG. It is formed by (5). The emitter region 6 and the base region 7 include electrodes 9 and 10, respectively. Emitter region 6 of the above is because the length of the roadside (41) 4μm 2, and the length of the longitudinal sides (42) 5μm 2 The area of about 20μm 2.

제2도는 상기 제1도의 절단선 A-A'를 따라 절단한 종래의 바이폴라 트랜지스터의 단면도이다. 상기 제2도에서 종래의 바이폴라 트랜지스터 P형의 반도체기판(1)내에 N+형 매몰층(Buried Layer)(2)과, 상기매몰층(2) 상면에 형성된 N형 에피택셜층(Epitaxial Layer)(3)과, 상기 에피택셜층(3)내에 P형으로 형성된 활성영역(5)과, 상기 활성영역(5)내에 N+에미터영역(6) 및 베이스영역(7)과 상기 N+매몰층과 맞닿은 콜렉터 접촉영역(4)과 에피택셜층(3) 상면의 산화막(11)과, 상기의 에미터영역(6)과 베이스영역(7) 및 콜렉터영역(4) 각각에 접촉된 에미터전극(9)과 베이스전극(10) 및 콜렉터전극(8)으로 형성되어 있다.2 is a cross-sectional view of a conventional bipolar transistor cut along the cutting line A-A 'of FIG. In FIG. 2, an N + type buried layer 2 and a N type epitaxial layer formed on an upper surface of the buried layer 2 are formed in a conventional bipolar transistor P-type semiconductor substrate 1. (3), an active region 5 formed in a P-type in the epitaxial layer 3, an N + emitter region 6 and a base region 7 and the N + buried layer in the active region 5; The emitter electrode in contact with the contacting contact region 4 and the oxide film 11 on the upper surface of the epitaxial layer 3 and the emitter region 6 and the base region 7 and the collector region 4 respectively. 9) and the base electrode 10 and the collector electrode 8.

일반적으로 바이폴라 트랜지스터에서의 전류전달 특성은 에미터로의 다수 캐리어[PNP형인 경우는 호올(hole), NPN형인 경우는 전자]의 주입호율과, 베이스영역에서의 EHP(Electro-Hole Pair)을 및 소수 캐리어의 농도에 의해 영향을 받는다. 상기의 에미터에서의 캐리어 주입효율은 단위면적당 흐를 수 있는 전류, 즉 전류밀도의 상태로부터 관찰할 수가 있다. 따라서 에미터영역의 단면적을 A라하고, 흐르는 전류를 IE라고 하면 전류밀도(J)는 다음과 같이 표현할 수 있다.In general, current transfer characteristics in bipolar transistors include injection rates of a large number of carriers (holes in the case of PNP type, electrons in the case of NPN type), and EHP (Electro-Hole Pair) in the base region. It is influenced by the concentration of minority carriers. The carrier injection efficiency in the emitter can be observed from the state of the current which can flow per unit area, that is, the current density. Therefore, if the cross-sectional area of the emitter region is A and the flowing current is I E , the current density J can be expressed as follows.

J=IE/A ---------------------------------(1)J = I E / A --------------------------------- (1)

IE=JA ----------------------------------(2)I E = JA ---------------------------------- (2)

상기 (1)식 및 (2)식에서 알 수 있는 바와 같이, 일단의 에미터를 통하여 흐를 수 있는 전류는 에미터의 단면적 A에 비례함을 알 수 있다. 여기서 에미터의 단면적 a는 제1도의 에미터영역(6) 평면적과 같은 것이다. 에미터에 흐르는 전류는 NPN형인 경우에, 주입되는 전자에 의한 성분 IEN과 베이스에서 에미터로 주입되는 호울(HOle)에 의한 성분 IEP로 이루어지는데, 이들로부터 에미터의 주입효율(r)은As can be seen from the above equations (1) and (2), it can be seen that the current that can flow through the emitter group is proportional to the cross-sectional area A of the emitter. Here the cross-sectional area a of the emitter is equal to the planar area of the emitter region 6 in FIG. In the case of NPN type, the current flowing in the emitter is composed of component I EN by injected electrons and component I EP by HOle injected into the emitter at the base, from which the injection efficiency of the emitter r silver

r=IEN/(IEN+IEP)-------------------------(3)r = I EN / (I EN + I EP ) ------------------------- (3)

(3)식으로 나타낼 수 있다.It can be represented by (3).

상기 제3식에서의 주입효율(r)은 1에 가까울수록 좋으며, 이를 위해서는 IEN》 IEP의 조건이 만족되어야 할것이다. 결과적으로 에미터의 전류 IE는 베이스에서 에미터로 주입되는 호울(PNP형인 경우는 전자)에 의한 전류성분 IEP의 양을 상대적으로 줄이는 것이 필요하고, 이는 상기 (2)식에서 에미터의 단면적(A)을 크게하면 가능하게 됨을 알 수 있다.Injection efficiency of the third formula (r) is good as close to 1, the condition of I halgeotyida EN "I EP must be met for this. As a result, the current I E of the emitter needs to relatively reduce the amount of current component I EP due to the hole (electron in the case of PNP type) injected from the base to the emitter, which is the cross-sectional area of the emitter in Equation (2) It can be seen that when (A) is increased, it becomes possible.

그러나 상기와 같은 종래의 바이폴라 트랜지스터를 보면 제1도의 평면도와 제2도의 단면도에 도시한 바와 같이 활성영역내에 에미터와 베이스가 함께 형성되어 있어, 활성영역내에서 베이스가 전류가 입력되는 에미터를 제한하는 문제점을 갖고 있었다. 뿐만 아니라 상기 제1도에 도시한 바와같이 기판이에 비활성영역이 차지하는 면적이 크므로 반도체 장치의 집적도가 저하되는 문제점도 갖고 있었다.However, in the conventional bipolar transistor as described above, as shown in the plan view of FIG. 1 and the cross-sectional view of FIG. 2, the emitter and the base are formed together in the active region, and the base is formed in the active region. There was a limiting problem. In addition, as shown in FIG. 1, the area of the inactive region occupies a large area of the substrate, and thus, the integration degree of the semiconductor device is reduced.

따라서 본 발명의 목적은 바이폴라 트랜지스터 및 그 제조방법에 있어서 베이스와 에미터의 형성시, 베이스를 비활성영역에 형성시켜 에미터영역의 면적효율을 극대화한 바이폴라 트랜지스터 및 그 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a bipolar transistor and a method for manufacturing the bipolar transistor and the method for manufacturing the base and the emitter in which the base is formed in an inactive region to maximize the area efficiency of the emitter region.

상기의 본 발명의 목적을 달성하기 위하여 본 발명에 따른 바이폴라 트랜지스터는 에미터 고농도 영역을 형성할때 활성영역에 의해 정의된 베이스 영역위에 고농도 에미터영역을 형성하고, 주변의 비활성영역에 고농도 베이스영역을 형성함을 특징으로 한다.In order to achieve the above object of the present invention, the bipolar transistor according to the present invention forms a high emitter region on a base region defined by an active region when forming an emitter high concentration region, and a high concentration base region in a peripheral inactive region. Characterized in that.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 따른 레이아웃(lay out)을 보여주는 평면도이다. 상기의 제3도는 P형의 기판(21)내에 점선으로 표시된 매몰층(22)과, 콜렉터전극(28)올 포함하는 콜렉터영역(24)과, 에미터전극(29)을 포함하는 에미터영역(26)과, 상기 에이터영역(26)을 포함하는 활성영역(25)과, 상기의 활성영역(25) 주변의 P+베이스영역(27)과, 상기의 활성영역(25)에 인접하고 P+베이스영역(27)에 형성된 베이스전극(30)으로 트랜지스터구성되어 있다, 상기의 에미터영역(26)은 가로변(51)의 길이가 12μm2이고 세로변(52)의 길이가 11μm2이므로 그 면적이 132μm2정도이다.3 is a plan view showing a layout according to the present invention. 3 is an emitter region including a buried layer 22 indicated by a dotted line, a collector region 24 including the collector electrode 28, and an emitter electrode 29 in the P-type substrate 21. (26), an active region (25) including the heater region (26), a P + base region (27) around the active region (25), and adjacent to the active region (25). + The emitter region 26 has a length of the horizontal side 51 of 12 μm 2 and a length of the vertical side 52 of 11 μm 2 . The area is about 132 μm 2 .

제4도는 상기의 제3도를 절단선 B-B'를 따라 절단한 본 발명의 단면도이다. 상기의 제(4)도에 따라 P형의 기판(21)위에 콜렉터영역이 되는 N+매몰층(22)과, 상기의 매몰층(22) 상면의 에미택셜층(23)과, 에피택셜층(23)을 관통하여 매몰층(22)과 맞닿은 콜렉터 접촉영역(24)과, 상기의 에피택셜층(23) 내부에 형성된 P형 베이스 영역(25)과, 베이스영역(25) 내부에 형성된 N+에미터영역(26)과, 상기의 활성영역(25)과 인접되어 비활성영역(23)에서 형성된 P+베이스영역(27)과, 상기의 콜렉터 접촉영역(24)과 에미터영역(26) 및 베이스영역(27)위에 각각 형성된 콜렉터전극(28)과 에미터전극(29) 및 베이스전극(30)과 상기의 금속전극(28,29,30) 사이의 산화막(36)으로 형성되어 있다.4 is a cross-sectional view of the present invention taken along the cutting line B-B 'of FIG. According to the above (4), the N + buried layer 22 serving as a collector region on the P-type substrate 21, the epitaxial layer 23 and the epitaxial layer on the upper surface of the buried layer 22 are formed. The collector contact region 24 penetrating the 23 and contacting the buried layer 22, the P-type base region 25 formed inside the epitaxial layer 23, and the N formed inside the base region 25. + Emitter region 26, P + base region 27 formed in inactive region 23 adjacent to active region 25, collector contact region 24 and emitter region 26, And an oxide film 36 between the collector electrode 28, the emitter electrode 29, and the base electrode 30, and the metal electrodes 28, 29, and 30 formed on the base region 27, respectively.

상기의 제4도와 같은 구조를 갖기위한 공정이 참조도면 제5(a)-(g)도에 나타나 있다. 상기 제5(a)도에서 출발물질을 비저항이 15-20Ωcm이고 [100]의 결정구조를 갖는 P형 실리콘 웨이퍼(21)로 하여 상기의 웨이퍼(21) 상면에 제 1산화막(31)을 형성하여 통상의 사진식각공정(Photolithography Proccs)으로 소정의 부분을 식각한 다음 N형의 불순물을 1×1015ions/cm2정도의 도우즈로 주입하고 확산하여 N+매몰층(Buried Layer)(22)을 형성한다.The process for having the structure shown in FIG. 4 is shown in FIGS. 5 (a)-(g). The first oxide film 31 is formed on the upper surface of the wafer 21 using the P-type silicon wafer 21 having a resistivity of 15-20 Ωcm and a crystal structure of [100] in FIG. 5 (a). After etching a predetermined portion by conventional photolithography proccs, N-type impurities are implanted into a dose of about 1 × 10 15 ions / cm 2 and diffused to form an N + buried layer (22). ).

그 다음 상기 제5(b)도에 상기의 제1산화막을 제거한 다음 기판(21)상면에 액상에피택시(LPE; Liquid Phase Epitaxy)방법 또는 기상 에피택시(VPE; Vapor Phase Epitoxy) 방법으로 N형의 에피택셜층(23)을 형성한다.Then, the first oxide film is removed in FIG. 5 (b), and then N-type is formed on the upper surface of the substrate 21 by a liquid phase epitaxy (LPE) method or a vapor phase epitaxy (VPE) method. Epitaxial layer 23 is formed.

그 다음 상기 제5(c)도에서 상기의 에피택셜층(23) 상면에 제2산화막(32)을 형성한 후 통상의 사진식각공정으로 N+콜렉터 접촉영역(24)을 형성하기 위한 패턴을 형성하여 1×1015ions/cm2정도의 도우즈로 인이온을 주입하고 통상의 확산공정을 하여 N+콜렉터 접촉영역(24)을 형성한다.Next, in FIG. 5 (c), the second oxide film 32 is formed on the upper surface of the epitaxial layer 23. Then, a pattern for forming the N + collector contact region 24 is formed by a normal photolithography process. The phosphorus ions are implanted with a dose of about 1 × 10 15 ions / cm 2 , followed by a conventional diffusion process to form an N + collector contact region 24.

그 다음 상기 제5(d)도에서 상기의 제2산화막(32)과 패턴을 제거한다. 그 다음 기판 상면에 제3산화막(33)을 형성한 후 통상의 사진식각 방법으로 포토레지스터 패턴을 형성하여 포토레지스터를 이온주입 마스크로 하여 1×1013ions/cm2정도의 도우즈로 붕소이온을 주입확산하여 베이스영역(25)을 형성한다.Next, the second oxide layer 32 and the pattern are removed in FIG. 5 (d). Then the after forming the third oxide layer 33, a conventional photolithography method to picture to form a resist pattern by a photoresist as an ion implantation mask 1 × 10 13 ions / cm 2 level of dose of boron ions into the upper surface of the substrate Injection diffusion to form the base region 25.

그 다음 상기의 제3산화막(33)과 포토레지스터를 제거한다.The third oxide film 33 and the photoresist are then removed.

그 다음 제5(e)도에서 상기 기판(21) 상면에 제4산화막(34)을 형성하여 통상의 사진식각 방법으로 패턴을 형성하고 1×1015ions/cm2정도의 도우즈로 비소이온을 주입확산하여 N+에미터영역(26)을 형성한다.Next, in FIG. 5 (e), a fourth oxide film 34 is formed on the upper surface of the substrate 21 to form a pattern using a conventional photolithography method, and arsenic ions are coated with a dose of about 1 × 10 15 ions / cm 2 . Injection diffusion to form N + emitter region 26.

그 다음 상기의 제4산화막(34)과 패턴을 제거한다.Then, the fourth oxide film 34 and the pattern are removed.

그 다음 제5(f)도에서, 상기 기판(21) 상면에 제5산화막(35)을 형성하여 통상의 사진식각공정으로 패턴을 형성한다.Next, in FIG. 5 (f), a fifth oxide film 35 is formed on the upper surface of the substrate 21 to form a pattern by a normal photolithography process.

그 다음 상기의 베이스영역(25)과 인접할 수 있도록 1×1015ions/cm2정도의 도우즈로 붕소이온을 주입하고 확산하면 P+베이스영역(27)이 형성된다.Then, when boron ions are implanted and diffused with a dose of about 1 × 10 15 ions / cm 2 so as to be adjacent to the base region 25, the P + base region 27 is formed.

그 다음 상기의 제5산화막(35)과 패턴을 제거한다.Then, the fifth oxide film 35 and the pattern are removed.

그 다음 제5(g)도에서, 상기 기판(21) 상면에 제6산화막(36)을 두껍게 형성하여 통상의 사진식각 공정으로 콜렉터 접촉영역(24)과 에미터영역(26) 및 P+베이스 영역(27)에 접속창을 내고 금속을 입혀 에미터(29), 베이스(30) 및 콜렉터 전극을 형성하여 NPN바이폴라 트랜지스터가 완성된다.Next, in FIG. 5 (g), the sixth oxide film 36 is thickly formed on the upper surface of the substrate 21, and the collector contact region 24, the emitter region 26, and the P + base are formed by a conventional photolithography process. The NPN bipolar transistor is completed by forming a connection window in the region 27 and applying metal to form the emitter 29, the base 30 and the collector electrode.

상기에서는 NPN트랜지스터를 일실시예로 설명하였으나 본 발명의 사상에 벗어남이 없이 다르게 형성할수 있음을 통상의 지식을 가진 자는 쉽게 알 수 있을 것이다.In the above description, the NPN transistor is described as an embodiment, but it will be easily understood by those skilled in the art that the present invention can be formed differently without departing from the spirit of the present invention.

상술한 바와 같이 본 발명은 에미터영역과 베이스영역을 활성영역에 형성시키고 고농도 베이스영역을 비활성영역에 형성시킴으로써, 에미터의 단면적 증가에 따른 전류주입 효율을 높이게 되어 고속동작에 유리한 바이폴라 트랜지스터를 제공하는 이점이 있다. 또한 본 발명을 소자의 크기를 증가시키지 않고도 에미터 및 베이스의 면적을 크게할 수 있기 때문에 신뢰성 있는 바이폴라 트랜지스터를 구현할 수 있는 이점이 있다.As described above, the present invention forms the emitter region and the base region in the active region and the high concentration base region in the inactive region, thereby increasing the current injection efficiency according to the increase in the cross-sectional area of the emitter, thereby providing a bipolar transistor that is advantageous for high speed operation. This has the advantage. In addition, since the present invention can increase the area of the emitter and the base without increasing the size of the device, there is an advantage to implement a reliable bipolar transistor.

Claims (3)

제1도전형의 반도체 기판에 제2도전형의 매몰층을 가지는 바이폴라 트랜지스터에 있어서, 상기의 반도체 기판내에 상기 매몰층(22) 상부에 형성된 제1도전형의 활성영역(25)과, 상기 활성영역(25)을 제외한 나머지영역에 형성된 비활성영역(23)과, 상기 활성영역(25)내에 형성된 고농도의 제2도전형의 확산영역(26)과 상기 비활성영역(23)에 형성되고 상기 활성영역(25)에 인접하는 고농도의 제1도전형의 확산영역(27)을 구비함을 특징으로 하는 바이폴라 트랜지스터.In a bipolar transistor having a buried layer of a second conductive type in a semiconductor substrate of a first conductive type, the active region 25 of the first conductive type formed on the buried layer 22 in the semiconductor substrate and the active An inactive region 23 formed in the remaining region except for the region 25, a high concentration of the second conductive type diffusion region 26 formed in the active region 25 and the inactive region 23 formed in the active region A bipolar transistor comprising a diffusion region 27 of a high concentration first conductivity type adjacent to (25). 상기 제1항에 있어서, 상기 제1 및 제2도전형의 확산영역이 각각 바이폴라 트랜지스터의 베이스 및 에미터가 됨을 특징으로 하는 바이폴라 트랜지스터.The bipolar transistor according to claim 1, wherein the diffusion regions of the first and second conductive types are respectively the base and the emitter of the bipolar transistor. 제1도전형의 기판상면에 제1절연막(31)을 형성한 후 소정의 부분을 식각한 다음 제2도전형의 매몰층(22)을 형성하는 제1공정과, 상기 제1절연막을 제거한 후 기판상면에 제1도전형의 에피택셜층(23)을 형성하는 제2공정과, 상기 에피택셜층(23) 상면에 제2절연막(32)을 형성한 후 소정의 부분을 식각한 후 제2도전형의 불순물을 주입한 다음 확산하여 콜렉터 접촉영역(24)을 형성하는 제3공정과, 상기 제2절연막(32)을 제거한 후 상기의 기판상면에 제3절연막(33)을 형성한 후 제1도전형의 활성영역(25)을 형성하는 제4공정을 구비하는 바이폴라 트랜지스터의 제조방법에 있어서, 상기 제3절연막(33)을 제거한 후 기판상면에 제4절연막(34)을 형성한 다음 소정의 부분을 식각하여 상기 활성영역(25)에 인접하고 비활성영역에 고농도의 제1도전형의 확산영역을 형성하는 제6공정과, 상기 제5절연막(35)을 제거한 후 기판상면에 제6절연막(36)을 형성한 다음 각각의 전극이 접촉된 부분을 식각하여 금속전극(28,29,30)을 형성하는 제7공정으로 이루어짐을 특징으로 하는 바이폴라 트랜지스터의 제조방법.After the first insulating film 31 is formed on the upper surface of the first conductive type substrate, a predetermined portion is etched and then a buried layer 22 of the second conductive type is formed, and the first insulating film is removed. A second process of forming the epitaxial layer 23 of the first conductivity type on the upper surface of the substrate, and forming a second insulating film 32 on the upper surface of the epitaxial layer 23, etching a predetermined portion, and then etching the second portion. A third step of forming a collector contact region 24 by implanting and diffusing a conductive impurity; and removing the second insulating film 32, and then forming a third insulating film 33 on the substrate. In the method of manufacturing a bipolar transistor having a fourth step of forming a first conductive type active region 25, the third insulating film 33 is removed, and then a fourth insulating film 34 is formed on the upper surface of the substrate. Etching a portion of to form a high concentration first conductivity type diffusion region adjacent to the active region 25 and in an inactive region And forming a sixth insulating film 36 on the substrate upper surface after removing the fifth insulating film 35, and then etching the portions where the respective electrodes are in contact with each other to form the metal electrodes 28, 29 and 30. A method of manufacturing a bipolar transistor, characterized in that consisting of seven steps.
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