KR940006067Y1 - Input dc current testing circuit - Google Patents

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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.No content.

Description

입력 직류레벨 측정회로Input DC Level Measuring Circuit

제1도는 종래의 입, 출력 회로도.1 is a conventional input and output circuit diagram.

제2도는 본 고안에 따른 입력 직류레벨 측정 회로도.2 is an input DC level measurement circuit diagram according to the present invention.

제3도는 제2도 스위치 로직부의 상세도.3 is a detailed view of the switch logic portion of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 내부블럭 2, 3 : 스위치로직부1: Internal block 2, 3: Switch logic part

4 : 테스트 패드 401~40n, 411~41n: 인버터4: Test pad 401 ~ 40 n , 411 ~ 41 n : Inverter

300, 301 : 오아게이트 100, 200, 300 : 앤드게이트300, 301: Oagate 100, 200, 300: Andgate

본 고안은 메모리나 로직 디바이스에 관한 것으로, 특히 테스트 핀을 이용하여 디바이스의 입력 직류레벨 특성을 측정할 수 있도록한 입력 직류레벨 특성을 측정할 수 있도록한 입력 직류레벨 측정 회로에 관한 것이다.The present invention relates to a memory or a logic device, and more particularly, to an input DC level measuring circuit capable of measuring an input DC level characteristic capable of measuring an input DC level characteristic of a device using a test pin.

종래의 메모리나 로직 디바이스들의 입출력 회로는 제1도에 도시한 바와 같이, 입력단자(I1~In)의 입력신호가 인버터(401-40n)를 통해, 메모리 또는 로직블럭(1)에 입력되고, 그 로직블럭(1)의 출력신호가 인버터(411-41n)를 통해 출력단자(O1-On)로 출력되게 구성되어 있다.In the input / output circuit of the conventional memory or logic devices, as shown in FIG. 1, input signals of the input terminals I1 to I n are input to the memory or logic block 1 through the inverters 401-40 n . The output signal of the logic block 1 is configured to be output to the output terminals O 1 -O n through the inverters 411-41 n .

상기 구성회로에서 테스트 측면에서 입력단자(I1~In)의 직류특성을 측정하기 위해서는 메모리 또는 로직블럭(1)을 동작시키지 않고서는 측정할 수가 없다. 그러므로 입력단자의 직류 특성을 측정하기 위해서는 메모리 또는 로직을 동작시키면서 입력단자의 동작가능한 직류레벨을 측정하는 방법을 사용하였다.In the above configuration circuit, in order to measure the DC characteristics of the input terminals I 1 to I n in terms of a test, it cannot be measured without operating the memory or the logic block 1. Therefore, in order to measure the DC characteristics of the input terminal, a method of measuring an operable DC level of the input terminal while operating a memory or logic is used.

그런데, 상기와 같은 종래의 메모리 또는 로직 다비이스의 직류레벨 측정 방법에서는 메모리 또는 로직을 동작시키면서 얻는 결과였으므로 내부블럭의 영향을 받았으며, 입력단자만의 직류특성을 얻을 수 없고, 내부블럭을 동작시키므로 측정시간이 많이 걸리는 문제점이 있었다.However, in the conventional DC level measurement method of the memory or logic device as described above, the result was obtained by operating the memory or logic, and thus the internal block was affected, and the DC characteristic of the input terminal was not obtained, and the internal block was operated. There was a problem that takes a lot of measurement time.

본 고안은 상기와 같은 종래의 결점을 해결하기 위하여, 내부블럭의 영향을 받지 않고 입력버퍼만의 직류레벨 특성을 측정할수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention has been made to measure the DC level characteristics of the input buffer only without being affected by the internal block, in order to solve the above-mentioned drawbacks, will be described in detail with reference to the accompanying drawings.

제2도는 본 고안에 따른 입력 직류레벨 측정회로도로서, 이에 도시한 바와 같이 입력단자(I1~In)의 신호가 인버터(401-40n)를 통해 메모리 또는 로직소자인 내부블럭(1)에 입력되고, 이 내부블럭(1)의 출력 출력신호가 인버터(411-41n)를 통해 출력단자(O1-On)로 출력되는 입, 출력 회로에 있어서, 상기 입력단자(I1~In)의 신호를 앤드조합하는 앤드게이트(201)와, 상기 인버터(401-40n)의 출력신호를 오아 조합하는 오아게이트(301)와, 테스트 패드(4)의 제어신호(C)에 따라 상기 인버터(41n-1), (41n)의 출력신호(F1), (F2) 또는 상기 오아게이트(301) 및 엔드게이트(201)의 출력신호(TD1), (TD2)를 선택하여 상기 출력단자(On-1)(On)로 출력하는 스위치로직부(2), (3)로 구성한다.2 is an input DC level measurement circuit diagram according to the present invention, and as shown therein, the signals of the input terminals I 1 to I n are internal blocks 1 through which inverters 401-40 n are memory or logic elements. In the input / output circuit which is input to the output block of the internal block 1 and outputs to the output terminals O 1 -O n through the inverters 411-41 n , the input terminals I 1 to 1 . An AND gate 201 for AND combining the signals of I n ), an OR gate 301 for combining and combining the output signals of the inverters 401-40 n , and a control signal C of the test pad 4. Accordingly, the output signals F 1 and F 2 of the inverters 41n-1 and 41n or the output signals TD 1 and TD 2 of the oragate 301 and the end gate 201 are determined. It consists of switch logic (2), (3) to select and output to the output terminal (O n - 1 ) (On).

제3도는 상기 스위치로직부(2)의 상세회로도로서, 제어신호(C)가 앤드게이트(200)의 일측 입력단자에 인가됨과 아울러 인버터(400)를 통해 앤드게이트(100)의 일측 입력단자에 인가되게 접속하고, 인버터(41n-1)의 출력신호(F1) 및 오아게이트(301)의 출력신(TD1)가 상기 앤드게이트(100), (200)의 타측입력단자에 각기 인가되게 접속하고, 그 앤드게이트(100), (200)의 출력단자를 오아게이트(300)의 입력단자에 접속하며, 그 오아게이트(300)의 출력단자를 출력단자(On-1)에 접속하여 구성한다.3 is a detailed circuit diagram of the switch logic unit 2, in which a control signal C is applied to one input terminal of the AND gate 200 and is connected to one input terminal of the AND gate 100 through the inverter 400. And the output signal F 1 of the inverter 41n-1 and the output signal TD 1 of the oragate 301 are respectively applied to the other input terminals of the AND gates 100 and 200, respectively. The output terminals of the AND gates 100 and 200 to the input terminals of the oragate 300, and the output terminals of the OR gates 300 to the output terminals O n - 1 . Configure.

또한 스위치로직부(3)도 상기 스위치로직부(2)와 동일방식으로 구성한 것으로, 이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.In addition, the switch logic unit 3 is also configured in the same manner as the switch logic unit 2, and described in detail the operation and effect of the present invention configured as described above.

일반적인 동작을 할때는 테스트 패드(4)에서 제어신호(C)가 저전위로 출력되고, 이 저전위 신호가 스위치로직부(2)의 앤드게이트(200)의 일측 입력단자에 인가되므로 오아게이트(301)의 출력신호(TD1)에 상관없이 그 앤드게이트(200)에서 저전위 신호가 출력되고, 또한 이때 저전위의 제어신호(C)는 인버터(400)에서 고전위 신호로 반전되어 앤드게이트(100)의 일측 입력단자에 인가되므로, 내부블럭(1)에서 출력되어 인버터(41n-1)를 통한 출력신호(F1)가 그 앤드게이트(100)를 통한후 오아게이트(300)를 통해 출력단자(On-1)에 출력한다. 즉, 이때 인버터(41n-1)의 출력신호(F1)가 스위치로직부(2)에서 선택되어 출력단자(On-1)에 출력신호(T1)로 출력된다.In the normal operation, the control signal C is output at the low potential from the test pad 4, and the low potential signal is applied to one input terminal of the end gate 200 of the switch logic unit 2. Regardless of the output signal TD 1 , the low potential signal is output from the AND gate 200, and at this time, the low potential control signal C is inverted into a high potential signal in the inverter 400 to generate the AND gate 100. Since it is applied to one side of the input terminal, the output signal (F 1 ) output from the internal block (1) through the inverter (41 n - 1 ) through the end gate 100 and then through the oragate 300 Output to the terminal (O n - 1 ). That is, at this time, the output signal F 1 of the inverter 41 n - 1 is selected by the switch logic unit 2 and output to the output terminal O n - 1 as the output signal T 1 .

마찬가지로 스위치로직부(2)에서도, 인버터(41n)의 출력신호(F2)가 선택되어 출력단자(On)에 출력신호(T2)로 출력된다.Similarly, in the hollow weave portion (2) to switch the output signal (F 2) of the inverter (41n) is selected and output as an output signal (T 2) to the output terminal (O n).

그리고 입력 지류레벨을 측정하기 위해서 테스트 패드(4)에서 제어신호(C)가 고전위로 출력되면, 이 고전위 신호가 앤드게이트(200)의 일측 입력단자에 인가되므로 오아게이트(300)의 출력신호(TD1)가 그 앤드게이트(200)를 통해 출력되고, 또한 이때 상기 고전위의 제어신호(C)가 인버터(400)에서 저전위 신호로 반전되어 앤드게이트(100)의 일측 입력단자에 인가되므로 인버터(41n-1)의 출력 신호(F1)에 상관없이 그 앤드게이트(100)에서 저전위 신호가 출력되고, 이에따라 상기 앤드게이트(200)에서 출력되는 신호(TD1)가 오아게이트(300)를 통해 출력단자(On-1)에 출력된다. 즉, 이때 인버터(401-40n)의 출력신호를 오아조합하는 오아게이트(301)의 출력신호(TD1)가 스위치로직부(2)를 통해 출력단자(On-1)에 출력신호(T1)로 출력된다.When the control signal C is output at high potential in the test pad 4 to measure the input feeder level, the high potential signal is applied to one input terminal of the AND gate 200, so that the output signal of the oragate 300 is measured. (TD 1 ) is outputted through the AND gate 200, and at this time, the high potential control signal C is inverted into a low potential signal in the inverter 400 and applied to one input terminal of the AND gate 100. Therefore, the low-potential signal is output from the AND gate 100 regardless of the output signal F 1 of the inverter 41 n - 1 , and accordingly, the signal TD 1 output from the AND gate 200 is an oragate. It is output to the output terminal (O n - 1 ) through (300). That is, at this time, the output signal TD 1 of the OR gate 301 which combines the output signals of the inverters 401-40 n to the output terminal O n - 1 through the switch logic unit 2. T 1 ) is output.

마찬가지로, 스위치로직(3)에서도 입력단자(I1~In)의 신호를 앤드조합하는 앤드게이트(201)의 출력신호(TD2)가 선택되어 출력단자(On)에 출력신호(T2)로 출력된다.Similarly, in the switch logic 3, the output signal TD 2 of the AND gate 201 which combines the signals of the input terminals I 1 to I n is selected to output the signal T 2 to the output terminal On. Is output.

결국, 이때 입력단자(I1~In)의 신호값에 따라 앤드게이트(201)의 출력신호(TD2)가 결정되어 출력신호(T2)가 결정되고, 상기 입력단자(I1~In)의 신호값에 따른 인버터(401-40n)의 출력신호에 따라 오아게이트(301)의 출력신호(TD1)가 결정되어 출력신호(T1)가 결정되며, 그 출력신호(T1,T2)로 부터 입력 직류레벨을 측정할 수 있게 된다.As a result, the output signal TD 2 of the AND gate 201 is determined according to the signal values of the input terminals I 1 to I n to determine the output signal T 2 , and the input terminals I 1 to I n are determined. According to the output signal of the inverter 401-40n according to the signal value of n ), the output signal TD 1 of the oragate 301 is determined, and the output signal T 1 is determined, and the output signals T 1, The input DC level can be measured from T 2 ).

이상에서 상세히 설명한 바와 같이 본 고안은 내부블럭의 영향을 받지 않고 입력버퍼만의 직류레벨 특성을 얻을 수 있으며, 이때 얻은 결과를 이용하여 내부블럭의 동작가능한 직류레벨 특성도 얻을수 있는 효과가 있다.As described in detail above, the present invention can obtain the DC level characteristic of the input buffer only without being affected by the internal block, and there is an effect of obtaining the operable DC level characteristic of the internal block by using the result obtained at this time.

Claims (2)

입력단자(I1~In)의 신호가 인버터(401-40n)를 통해 내부블럭(1)에 입력되어, 그의 출력신호가 인버터(411-41n)를 각기 통해 출력단자(O1-On)에 출력되는 입, 출력 회로에 있어서, 상기 입력단자(I1~In)의 신호를 앤드조합하는 앤드게이트(201)와, 상기 인버터(401-40n)의 출력신호를 오아조합하는 오아게이트(301)와, 테스트 패드(4)의 제어신호(C)에 따라 상기 인버터(41n-1), (41n)의 출력신호 또는 상기 오아게이트 (301) 및 앤드게이트(201)의 출력신호를 각기 선택하여 상기 출력단자(On-1), (On)에 출력하는 스위치로직부(2), (3)로 구성하여 된것을 특징으로하는 입력 직류레벨 측정회로.Signals of the input terminals I 1 to I n are input to the internal block 1 through the inverters 401-40n, and their output signals are respectively output terminals O 1 -O n through the inverters 411-41n. In the input and output circuits outputted to the input and output circuits, an AND gate 201 for AND combining the signals of the input terminals I 1 to I n , and an OR gate for OR combining the output signals of the inverters 401-40n. 301 and output signals of the inverters 41 n - 1 and 41n or output signals of the oragate 301 and the end gate 201 according to the control signal C of the test pad 4. An input DC level measuring circuit comprising a switch logic section (2) and a section (3) for selecting and outputting to the output terminals (O n - 1 ) and (On), respectively. 제1항에 있어서, 스위치로직부(2)는 테스트 패드(4)의 제어신호(C)와 오아게이트(301)의 출력신호를 앤드조합하는 앤드게이트(200)와, 상기 제어신호(C)를 인버터(400)를 통한후 인버터(41n-1)의 출력신호와 앤드조합하는 앤드게이트(100)와, 상기 앤드게이트(100), (200)의 출력신호를 오아조합하는 오아게이트(300)로 구성하고, 스위치로직부(3)도 상기 스위치로직부(2)와 동일방식으로 구성하여 된것을 특징으로 하는 입력 직류레벨 측정회로.The control logic (C) of claim 1, wherein the switch logic unit (2) comprises an AND gate (200) for and combining the control signal (C) of the test pad (4) with the output signal of the oragate (301). To the AND gate 100 for and combining the output signal of the inverter 41 n - 1 with the output signal of the AND gate 100 and 200 after passing through the inverter 400. And the switch logic section (3) is configured in the same manner as the switch logic section (2).
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