KR940005611B1 - 반도체 메모리 장치의 소자분리방법 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치의 소자분리방법

제1도는 종래의 건식식각 방식에 의한 트랜치 윤곽 단면도.

제2도는 본 발명의 습식식각 방식에 의한 트랜치 윤곽 단면도.

제3a도에서 제3c도는 본 발명의 방법에 의한 일실시예인 트랜치 식각공정 순서도.

제4도는 본 발명의 방법에 의한 소자를 분리한 트랜치 소자분리 형성 단면도.

제5도는 본 발명의 방법에 의한 리세스드 소자분리 형성 단면도.

제6도는 본 발명의 방법에 의한 리세스드 스택 캐패시터 형성 단면도.

본 발명은 반도체 메모리 장치의 소자분리 방법에 관한 것으로, 특히 실리콘 기판의 트랜치를 습식식각에 의해 형성시키는 방법에 관한 것이다.

최근, 반도체 메모리 장치가 고집적화됨에 따라 소자의 설계치수 및 패턴이 미세화되면서 소자의 분리영역을 최소화 하기 위한 연구가 활발히 진행중에 있다. 지금까지도 반도체 메모리 장치에 꾸준히 사용되고 있는 LOCOS(Local Oxidation of Silicon) 소자분리는 버즈비크(Bird's beak) 현상에 의해 소자면적의 감소뿐 아니라 실리콘 기판에 결정결합을 유발시켜 현재는 Non-Locos 방식의 하나인 트랜치 소자분리가 적극적으로 이용되고 있다. 그러나 종래에 사용되던 트랜치 소자분리 방법은 첨부된 도면 제1도에서와 같이 실리콘 기판(100)에 형성된 트랜치 측벽(11) 형상이 거의 수직구조를 갖게 되며, 이에 따라 트랜치가 좁게 형성된 부분에서는 유전막을 채울 때 막공이 발생할 가능성이 크고, 트랜치 측벽에 채널 저지용 불순물을 앵글회전 이온주입시에 깊은 측벽에는 이온주입이 되지 않는 그늘효과(Shadow effect)가 발생하게 된다.

또한 건식식각에 의해 실리콘 기판을 트랜치 식각시킴으로써 실리콘 기판에 손상을 입히게 되어 알파(α)입자에 의한 소프트 에러(soft error)를 유발시킬 수 있다.

이와 같이 종래 기술에 있어서 건식식각에 의한 트랜치 형성시 공정상의 많은 상기 문제점을 해결하기 위해 본 발명에서는 실리콘 기판에 트랜치를 형성시킬 때, NH₄OH 용액을 이용한 방향성 습식식각 공정에 의해 형성하는 방법을 제공하는데 그 목적이 있다.

상술한 본 발명의 목적을 달성하기 위한 반도체 소자분리 공정에 있어서, 실리콘 기판에 트랜치를 형성시키는 방법은 실리콘 기판상에 트랜치 형성시 액티브 영역을 보호하기 위한 보호막을 형성한 다음, 상기 보호막을 사진식각 공정에 의해 패터닝하여서 트랜치 영역의 패턴을 형성하는 공정 ; 이어서 특정의 식각용액으 로트랜치 영역의 실리콘 기판을 습식식각시키는 공정을 구비하고, 계속해서 통상의 후속 소자분리 공정으로 트랜치 내벽에 박막의 열산화막성장 공정 및 채널저지이온 주입공정이 구비된 것을 특징으로 한다.

이하, 첨부된 본 발명의 도면을 참조하면, 제2도는 본 발명의 습식식각 방식에 의한 트랜치 식각단면의 윤곽을 도시한 단면도로, 수산화암모늄 혼합용액(NH₄OH+H₂O₂+DIH₂O)으로 트랜치 식각시 실리콘 기판(200)의 결정방향에 따라 실리콘이 식각되어 "V"가 형태(21)를 갖는다. 이때, 격자구조가 (100)인 웨이퍼에 형성된 상기 "V"형의 트랜치 끝부분을 중심으로 수직 절단하여 (110) 방향에서 보았을 때 거의 70.5°정도의 트랜치 내각(A)을 갖는다. 이와 같이 수산화암모늄 혼합용액의 실리콘 식각 특성을 이용하면 실리콘 기판에 트랜치 식각시 "V"형(21) 또는 ""형과 같은 단면 윤곽을 형성시킬 수 있으며 따라서 막공 형성없이 실리콘이나 유전체 산화막을 화학기상 증착법으로 침적시켜 트랜치 내부를 채우기 쉽고, 채널저지용 이온을 트랜치 내측벽에 주입시 그늘 효과현상을 감소시킴으로써 소자의 내압특성을 향상시킬 수 있을 뿐 아니라 습식식각에 의한 트랜치 형성으로 실리콘 기판의 손상을 제거시킬 수 있다.

그 다음, 제3도 내지 제3도는 본 발명의 방법의 방법에 의한 소자분리 공정 순서단면도로서, 먼저, 제3a도를 참조하면, 엑티브 영역을 보호하기 위하여 산화막 또는 산화막 위에 질화막이 적층된 보호막을 실리콘 기판(300) 전면에 형성시킨 다음, 사진식각 공정에 의해 트랜치 영역을 한정하기 위한 보호막 패턴(31)을 형성시킨다. 이때 보호막은 수산화암모늄 혼합용액을 식각률과 희망하는 트랜치 깊이에 따라 100-5,000Å 정도의 범위에서 두께를 조절할 수 있다. 또한 보호막 형성방법에 있어서, 로(Furnace)에서의 산화 공정, 또는 화학기상 증착법에 의해 산화막을 형성시킬 수 있으며, 질화막을 화학기상 증착법으로 100-2,000Å 정도로 상기 산화막 위에 침적시켜 산화막과 질화막의 이중구조의 보호막질을 형성시킬을 수도 있다.

그 다음, 제3b도를 참조하면, 상기 보호막(31)의 트랜치 영역 패턴 형성 이후, 수산화암모늄(NH₄OH)의 적정혼합용액으로 실리콘 기판을 희망하는 깊이만큼 트랜치 식각시킨다. 이때 상기 식각용액의 적정혼합 구성비율은 수산화암모늄(NH₄OH) : 과산화수소(H₂O₂) : 순수(DIwater)=1 :(0-0.95) : (1-30) 사이에서 적정량 혼합하여 실리콘의 식각률을 조절하게 된다.

이와 같이 하여 식각된 트랜치 형상은 식각될 트랜치 영역의 종횡비를 0.9 이상으로 할 경우에는 "V"형, 종횡비를 0.9 미만으로 할 경우에는 ""의 모양을 갖는다.

그 다음 제3c도는 통상의 후속소자분리 공정을 나타내고 있으며, 확산로를 이용하여 상기 구조물 전면을 열산화시켜 박막의 열산화막(32)을 형성하고 이어서 채널저지용 불순물을 상기 트랜치 내벽에 앵글회전 이온주입(33)시킨다.

이상과 같은 제조공정 순서를 구비한 다음, 상기 트랜치 내벽에 폴리실리콘 및 유전막(41)을 채움으로써 트랜치 소자분리를 형성(제4도)시킬 수 있으며 또한 실리콘 기판의 식각 깊이를 0.05-10㎛ 정도로 얕게 한 다음, 상기 제3C도 공정이후, 식각된 실리콘을 산화시켜 필드산화막을 형성하면 실리콘 기판에 손상을 줄이고 식각윤곽이 개선된 리세스드(Recessed) 소자분리를형성(제5도)시킬 수 있다. 또한, 습식식각에 의한 트랜치 형성공정을 리세스드 스택 캐패시터(Stack capacitor)에 적용한다면 리세스된 부위만큼의 캐패시터 면적을 넓게 하여 용량을 늘릴 수 있다. (제6도)

따라서 상술한 본 발명에 의하면 앞서 기술한 바와 같이 트랜치 측벽의 식각경사도를 습식식각에 의해 완만하게 형성함으로써 트랜치 내부를 채울때에 막공 형성없이 실리콘이나 유전체 산화막을 화학기상 증착법으로 침적시키기가 쉬우며, 채널저지 이온을 트랜치 내벽에 주입시 그늘 효과 현상을 감소시킴으로써 소자의 내압특성을 향상시킬 수 있을 뿐 아니라 트랜치 형성을 습식식각에 의함으로써 실리콘 기판의 손상을 거의 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 동분야에 통상의 지식을 가진자에 의해 변형된 많은 실시예가 가능함은 명백하다.

Claims (13)

1. 실리콘 기판에 습식식각법에 의해 트랜치를 형성시키는 방법에 있어서, 실리콘 기판에 트랜치를 형성시키는 방법은 실리콘 기판상에 트랜치 형성시 엑티브 영역을 보호하기 위한 보호막을 형성한 다음, 상기 보호막을 사진식각 공정에 의해 패터닝하여서 트랜치 영역의 패턴을 형성하는 공정 ; 이어서 특정의 식각용액으로 트랜치 영역의 실리콘 기판을 습식식각시키는 공정을 구비하고, 계속해서 통상의 후속 소자분리 공정으로 트랜치 내벽에 박막의 열산화막성장 공정 및 채널저지이온 주입시 공정이 구비된 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
2. 제1항에 있어서, 엑티브 영역을 보호하기 위한 보호막은 산화막, 또는 산화막 위에 질화막이 적층형성된 구조인 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
3. 제2항에 있어서, 상기 산화막은 로(Furnace)에서의 열산화공정, 또는 화학기상 증착법에 의해 형성되는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
4. 제2항에 있어서, 상기 질화막을 화학기상 증착법에 의해 100-2,000Å 정도의 두께로 침적되는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
5. 제2항에 있어서, 상기 보호막의 두께는 100-5,000Å 정도의 범위내에서 식각용액의 식각률과 희망하는 트랜치 깊이에 따라 조절할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
6. 제1항에 있어서, 트랜치 영역의 패턴형성은 특정 단결정격자방향성 식각에 의해 영역내의 실리콘 기판이 드러나도록 형성시키는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
7. 제1항에 있어서, 상기 실리콘 기판의 트랜치는 습식식각에 의해 형성시키는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
8. 제7항에 있어서, 상기 식각용액의 혼합 구성비율은 실리콘의 식각률을 고려하여 수산화암모늄 : 과산화수소 : 수소=1 : (0-0.95) : (1-30) 사이에서 적정량 혼합하는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
9. 제1항에 있어서, 식각된 트랜치의 형상은 트랜치 영역의 종횡비를 0.9 이상으로 할 경우 "V"형 0.9미만으로 할 경우에는 ""이 형성되는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
10. 실리콘 기판에 트랜치를 형성시키는 방법에 있어서, 실리콘 기판상에 트랜치 형성시 엑티브 영역을 보호하기 위한 보호막을 형성한 다음, 상기 보호막을 사진식각 공정에 의해 패터닝하여서 트랜치 영역의 패턴을 형성하는 공정; 이어서 특정의 식각용액으로 트랜치 영역의 실리콘 기판을 습식식각시키는 공정을 구비하고, 계속해서 통상의 후속 소자분리 공정으로 트랜치 내벽에 박막의 열산화성장 공정 및 체널저지이온 주입공정, 이어서 상기 트랜치 내벽에 폴리실리콘 및 유전체 물질을 채우는 공정이 구비된 것을 특징으로 하는 트랜치 소자분리방법.
11. 실리콘 기판에 트랜치를 형성시키는 방법에 있어서, 실리콘 기판상에 트랜치 형성시 엑티브 영역을 보호하기 위한 보호막을 형성한 다음, 상기 보호막을 사진식각 공정에 의해 패터닝하여서 트랜치 영역의 패턴을 형성하는 공정; 이어서 특정의 식각용액으로 트랜치 영역의 실리콘 기판을 습식식각시키는 공정을 구비하고, 계속해서 통상의 후속 소자분리 공정으로 트랜치 내벽에 박막의 열산화 공정 및 채널저지이온 주입공정, 이어서 상기 트랜치 식각된 실리콘을 열산화시켜 트랜치 영역에 필드산화막을 형성시키는 공정이 구비된 것을 특징으로 하는 리세스드 소자분리방법.
12. 제11항에 있어서, 상기 습식식각에 의한 실리콘 기판의 트랜치 깊이를 0.5-1.0㎛ 정도로 얕게 식각시키는 것을 특징으로 하는 리세스드 소자분리방법.
13. 적층(Stack) 캐패시터 제작에 있어서, 실리콘 기판의 필드영역을 NH₄OH 용액을 이용한 방향성 습식식각으로 얕은 트랜치를 형성한 다음, 통상의 적층캐패시터 제조공정에 의해 리세스드 적층 캐패시터를 제조하는 방법.