KR940004548Y1 - Circuit for testing mask rom - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 마스크 롬 테스트 블록도.1 is a conventional mask ROM test block diagram.
제2도는 본 고안의 마스크 롬 테스트 회로도.2 is a mask ROM test circuit diagram of the present invention.
제3도는 제2도에 디코더의 논리표.3 is a logical table of decoders in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 메모리 테스터 20 : 디유티10: Memory Tester 20: Deity
30 : 출력 스위칭부 40 : 인에이블 제어부30: output switching unit 40: enable control unit
41 : 디코더 51-54 : 이피롬41: decoder 51-54: pyrom
60 : 데이타 비교부 K1-K53: 릴레이 스위치60: data comparator K 1 -K 53 : relay switch
XOR1-XOR15: 익스클루시브오아게이트 AD1-AD5: 앤드게이트XOR 1 -XOR 15 : Exclusive OA gate AD 1 -AD 5 : Endgate
I0-I15: 인버터 B1, B2: 버퍼I 0 -I 15 : Inverter B 1 , B 2 : Buffer
본 고안은 마스크 롬 메모리 집적소자의 테스트 회로에 관한 것으로, 특히 일반적으로 이용되고 있는 램 메모리 테스트 장비를 이용하여 램 메모리의 테스트 방법이 상이하고 어드레스의 범위가 넓은 마스크 롬을 테스트하는데 적당하도록한 마스크 롬 테스트 회로에 관한 것이다.The present invention relates to a test circuit of a mask ROM memory integrated device. In particular, a mask designed to test a mask ROM having a different RAM test method and a wide range of addresses by using a RAM memory test equipment which is generally used. Relates to a ROM test circuit.
제1도의 종래의 마스크 롬 테스트 블록도로서 이에 도시한 바와 같이, 메모리 테스터(1)의 어드레스 단자(A0-A19)가 디유티(Device Under Test)(2)의 어드레스 단자(A0-A19)에 접속되고, 그 메모리 테스터(1)의 콩트롤 단자(CD1)가 디유티(2)의 어드레스 단자(A20)에 접속되며, 콘트롤단자(CD2-CD4)는 디유티(1)의 칩 인에이블 단자, 아웃인에이블 단자및 모드제어 단자(MODE)에 접속되고, 그 메모리 테스터(1)의 전원단자(VS1-NSn)는 디유티(2)의 전원단자(Vcc)에 접속되며, 디유티(2)의 출력단자(Q0-Q7)가 메모리 테스터(1)의 입출력 단자(I/O0-I/O7)에 접속되어 구성된 것으로, 이와 같이 구성된 종래 테스트 회로의 작용을 설명하면 다음과 같다.Address terminals of the first, as shown by way of this first conventional mask ROM test block diagram degrees, the memory tester (1) address terminals (A 0 -A 19) is de-yuti (Device Under Test) (2) of (A 0 - A 19 ), the control terminal CD 1 of the memory tester 1 is connected to the address terminal A 20 of the Deuit 2, and the control terminals CD 2 -CD 4 are connected to the Deuit. Chip Enable Terminals of (1) , Enable terminal And a power supply terminal VS 1 -NS n of the memory tester 1 are connected to a power supply terminal Vcc of the deity 2, and the output of the deity 2 is connected to the mode control terminal MODE. The terminals Q 0 -Q 7 are connected to the input / output terminals I / O 0 -I / O 7 of the memory tester 1, and the operation of the conventional test circuit configured as described above is as follows.
메모리 테스터(1)에서 어드레스 단자(A0-A19)를 통해 디유티(2)로 어드레싱을 하게 되면, 그 디유티(2)는 어드레스(A0-A19)에 지정된 데이타를 출력단자(Q0-Q7)를 통해 또는 출력단자(Q0-Q15)를 통해 출력하게 되고, 이는 메모리 테스터(2)의 입/출력 단자(I/O0-I/O7)로 입력됨에 따라 그 메모리 테스터(1)는 그 입/출력단자(I/O0-I/O7)를 통해 상기 디유티(2)로 부터 입력된 데이타를 자체에 내장된 데이타 메모리에 저장된 데이타와 비교하여 그 테스트되는 메모리 집적소자 즉, 디유티(2)가 양품인지 또는 불량품인지의 판전하게 된다.When the memory tester 1 addresses the deity 2 through the address terminals A 0 -A 19 , the deity 2 outputs the data specified in the addresses A 0 -A 19 . Q 0 -Q 7 ) or through the output terminal (Q 0 -Q 15 ), which is input to the input / output terminals (I / O 0 -I / O 7 ) of the memory tester 2 The memory tester 1 compares the data input from the de-uty 2 through its input / output terminals I / O 0 -I / O 7 with the data stored in its own internal data memory. The memory integrated device under test, i.e., the deity 2, is judged as good or bad.
그러나 이와 같은 종래의 메모리 테스터에 있어서는 디유티의 데이타 출력핀 수가 메모리 테스터의 입출력핀수에 비하여 소정치를 초과하는 경우 그 디유티를 측정할 수 없게 되고, 이를 해결하기 위해서는 부득이 디유티의 메모리 용량을 커버할 수 있는 고가의 테스트 장비를 사용해야 되는 문제점이 있었다.However, in such a conventional memory tester, when the number of data output pins of the DIUT exceeds a predetermined value compared to the number of input / output pins of the memory tester, the DIUT cannot be measured. There was a problem of using expensive test equipment that can be covered.
본 고안은 이와 같은 종래의 문제점을 해결하기 위하여 한정된 메모리 용량을 이용하여 보다 메모리 용량이 많은 디유티를 테스트할 수 있게 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve such a conventional problem, the present invention is designed to be able to test a deity with a larger memory capacity using a limited memory capacity, which will be described in detail with reference to the accompanying drawings.
제2도는 본 고안의 마스크 롬 테스트 회로도로서 이에 도시한 바와 같이, 마스크 롬 테스트를 위한 각종 제어신호를 출력하는 메모리 테스터(10)와, 상기 메모리 테스터(10)에 의해 어드레싱되어 해당 데이타를 출력하는 디유티(20)와, 상기 메모리 테스터(10)의 제어를 받아 디유티(20)의 출력을 절환하는 출력 스위칭부(30)와, 상기 메모리 테스터(10)의 제어를 받아 칩인에이블신호를 출력하는 인에이블 제어부(40)와, 상기 인에이블 제어부(40)에 의해 인에이블되고, 상기 메모리 테스터(10)의 어드레싱에 의해 해당 번지의 데이타를 출력하는 이피롬(51-54)과, 상기 출력 스위칭부(30)를 통해 공급되는 디유티(20)의 출력 데이타와 이피롬(51-54)의 출력 데이타를 배타적 오아링 및 논리적하여 산출된 데이타의 비교 결과를 상기 메모리 테스터(10)에 공급하는 데이타 비교부(60)로 구성한 것으로, 이와 같이 구성한 본 고안의 작용 및 효과를 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.2 is a mask ROM test circuit diagram of the present invention, as shown therein, a memory tester 10 for outputting various control signals for a mask ROM test, and addressed by the memory tester 10 to output corresponding data. The Deuit 20, an output switching unit 30 for switching the output of the Deuit 20 under the control of the memory tester 10, and a chip enable signal under the control of the memory tester 10. An enabler (40) to be enabled by the enable control unit (40), the enable control unit (40), and outputting data of a corresponding address by addressing of the memory tester (10), and the output Supplying the result of comparing the output data of the deuit 20 and the output data of the pyrom (51-54) exclusively and logically calculated data supplied through the switching unit 30 to the memory tester 10 Data Be constituted by the delivery 60, it will be described in detail with reference to Figure 3 in conjunction with the accompanying action and effect of the present design is configured in this manner as follows.
설명의 편의상 16M 마스크 롬(여기서 디유티(20))의 데이타를 출력 비트수가 8비트인 경우(×8)와 16비트인 경우(×16)를 예로하여 설명한다.For convenience of explanation, the data of the 16M mask ROM (here, DUTY 20) will be described using an example in which the number of output bits is 8 bits (x8) and in the case of 16 bits (x16).
먼저, 16M 마스크 롬인 디유티(20)가 8비트 출력 모드로 동작하는 경우(이때, 어드레스는 최대 2M가 됨), 릴레이 스위치(K1,K2,K5,K6,K9,K10,K13,K14,K17,K18,K21,K22,K25,K26,K29,K30)를 고정단자(B)에 각각 단락시킴과 아울러, 릴레이 스위치(K33-K37)를 모두 고정 단자(B)에 단락 시키며, 릴레이 스위치(K38-K53)를 단락시킨다.First, when the deut 20, which is a 16M mask ROM, operates in an 8-bit output mode (the address becomes a maximum of 2M), the relay switches K1, K2, K5, K6, K9, K10, K13, K14, and K17. Short circuits K18, K21, K22, K25, K26, K29, and K30 to the fixed terminal B, and short the relay switches K33-K37 to the fixed terminal B, respectively, -K53) short.
이와 같은 상태에서 메모리 테스터(10)는 어드레스 단자(A0-A19) 및 콘트롤 단자(CD1)를 통해 상기 디유티(20)의 어드레스 단자(A0-A20)로 어드레스를 출력하여 그 디유티(20)가 해당 어드레스에 저장된 8비트 데이타를 출력단자(Q0-Q7)를 통해 출력하게 되고, 이렇게 출력된 데이타를 릴레이 스위(K1),(K5),(K9),(K13),(K17),(K21),(Q25),(Q29)의 고정단자(B)를 각기 통해 익스클루시브 오아게이트(XOR0-XOR7)의 일측 입력단자(DQ0-DQ7)로 공급된다.In this state, the memory tester 10 outputs an address to the address terminals A 0 -A 20 of the DeuT 20 through the address terminals A 0 -A 19 and the control terminal CD 1 . Deuit 20 outputs 8-bit data stored at the corresponding address through output terminals (Q 0 -Q 7 ), and outputs the data so relay switches (K 1 ), (K 5 ), (K 9 ) Input terminal on one side of the exclusive OA gate (XOR 0 -XOR 7 ) through the fixed terminals (B) of (K 13 ), (K 17 ), (K 21 ), (Q 25 ) and (Q 29 ), respectively. It is supplied as (DQ 0 -DQ 7 ).
이때, 상기 메모리 테스터(10)에서 출력되는 어드레스(A0-A19)가 이피롬(51)에도 공급되어 이들의 해당 번지에 저장된 데이타(RQ0-RQ7)가 상기 익스클루시브 오아게이트(XOR0-XOR7)의 타측입력단자로 공급 된다.In this case, the addresses A 0 -A 19 output from the memory tester 10 are also supplied to the pyrom 51 so that the data (RQ 0 -RQ 7 ) stored at the corresponding addresses thereof are stored in the exclusive oragate ( It is supplied to the other input terminal of XOR 0 -XOR 7 ).
이에따라 상기 익스클루시브 오아게이트(XOR0-XOR7)는 동일한 어드레스에서 출력되는 디유티(20)의 출력데이타(DQ0-DQ7)와 이피롬(51)에서 출력되는 데이타(RQ0-RQ7)를 비교하여 서로 같으면 저전위(논리치 "0"이하, "0"으로 칭함)를 출력하고, 서로 다르면 고전위(논리치 "1"이하, "1"로 칭함)를 출력하게 되며, 이는 인버터(I0-I7)를 통해 앤드게이트(AD1-AD4)의 입력단자측으로 각기 공급된다.Accordingly, the exclusive oragate (XOR 0 -XOR 7 ) is the output data DQ 0 -DQ 7 of the DIUT 20 output from the same address and the data RQ 0 -RQ output from the pyrom 51. 7 ) to compare and output a low potential (logical value "0" or less, referred to as "0") if they are the same, and output a high potential (logical value "1" or less, referred to as "1") if different from each other, These are respectively supplied to the input terminals of the AND gates AD 1 -AD 4 through the inverters I 0 -I 7 .
한편, 상기 디유티(20)는 8비트 출력 모드로 동작하므로 출력(Q8-Q15)은 고임피던스(Hi-Z)상태가 되고, 이로인하여 상기 익스클루시브 오아게이트(XOR8-XOR15)의 출력이 불안정한 상태를 보이지만 릴레이 스위치(K33),(K34)의 고정단자(B)가 전원단자(+5V)에 접속되어 있으므로 결국, 상기 디유티(20)의 출(Q8-Q15)은 무시 된다.On the other hand, since the deutility 20 operates in an 8-bit output mode, the outputs Q 8 -Q 15 are in a high impedance (Hi-Z) state, and thus the exclusive OA gates XOR 8 -XOR 15 ) Shows an unstable output, but the fixed terminals B of the relay switches K33 and K34 are connected to the power supply terminals (+ 5V), so that the output (Q 8 -Q 15 ) of the deutility 20 is eventually obtained. ) Is ignored.
이에따라 상기 익스클루시브 오아게이트(XOR0-XOR7)의 입력 데이타(DQ0-DQ7),(RQ0-RQ7)중에서 서로 상이한 데이타가 단 하나라도 존재하면 상기 앤드게이트(AD5)에서 "0"이 출력되고, 서로 같으면 항상 "1"을 출력하게 되며, 그 앤드게이트(AD5)의 출력이 릴레이의 스위치(K35)를 통해 상기 메모리 테스터(10)의 입/출력단자(I/O0)로 공급되어 그 메모리 테스터(10)가 이 입/출력단자(I/O0)를 통해 공급되는 전위를 확인하여 "0"이면 불합격으로 판정하고, "1"이면 합격으로 판정하게 된다.Accordingly, if only one different data among the input data (DQ 0 -DQ 7 ) and (RQ 0 -RQ 7 ) of the exclusive oragate (XOR 0 -XOR 7 ) exists, the AND gate (AD 5 ) "0" is output, and if it is the same with each other, "1" is always output, and the output of the AND gate AD 5 is connected to the input / output terminal I / I of the memory tester 10 through the switch K35 of the relay. O 0 ) and the memory tester 10 checks the potential supplied through this input / output terminal (I / O 0 ), and if it is "0", it is determined to fail, and if it is "1", it is determined as pass. .
여기서, 이피롬(51-54)의 어드레싱 작용을 제3도를 참조하여 설명하면, 첫째, 상기 메모리 테스터(10)가 0∼0.5M까지 어드레싱하는 경우, 이로부터 어드레스 신호(A19), 콘트롤신호(CD1)가 "0","0"으로 출력하고, 이는 2×4 디코더(41)의 입력단자(A),(B)에 각기 공급되어 그의 출력(Y0-Y3)은 제3도에서와 같이 "1000"이 되고, 이로인하여 이피롬(51)이 인에이블 되는 반면, 나머지 이피롬(52-54)은 하이 임피던스 상태 즉, 디스에이블 상태에 놓이게 된다.Here, referring to FIG. 3, the addressing action of the pyrom (51-54) is described. First, when the memory tester 10 addresses from 0 to 0.5M, the address signal (A 19 ), control from this The signal CD 1 is output as "0", "0", which is supplied to the input terminals A and B of the 2x4 decoder 41, respectively, and its outputs Y 0 -Y 3 are zero . As shown in FIG. 3, it is " 1000 ", thereby enabling the pyrom (51) to be enabled, while the remaining pyrroms (52-54) are in a high impedance state, i.e., disabled.
둘째, 상기 메모리 테스터(10)가 0.5∼1M까지 어드레싱하는 경우, 이로부터 어드레스 신호(A19), 콘트롤신호(CD1)가 "1","0"으로 출력되어 디코더(41)의 출력(Y0-Y3)은 "100"이 되고, 이로 인하여 이피롬(52)만 인에이블 된다.Secondly, when the memory tester 10 addresses up to 0.5 to 1M, the address signal A 19 and the control signal CD 1 are output as "1" and "0" from this, so that the output of the decoder 41 ( Y 0 -Y 3 ) becomes " 100 ", thereby enabling only pyromium 52.
셋째, 상기 메모리 테스터(10)가 1∼1.5M까지 어드레싱하는 경우, 이로부터 어드레스 신호(A0), 콘트롤신호(CD1)가 "0","1"로 출력되어 디코더(41)의 출력(Y0-Y3)은 "10"이 되고, 이로인하여 이피롬(53)만 인에이블 된다.Third, when the memory tester 10 addresses up to 1 to 1.5M, the address signal A 0 and the control signal CD 1 are output as "0" and "1" from the decoder 41 to output the decoder 41. (Y 0 -Y 3 ) becomes " 10 ", thereby enabling only the pyromium 53.
넷째, 상기 메모리 테스터(10)가 1.5∼2M까지 어드레싱하는 경우, 이로부터 어드레스 신호(A0), 콘트롤신호(CD1)가 "1","1"로 출력되어 디코더(41)의 출력(Y0-Y3)은 "1"이 되고, 이로 인하여 이피롬(53)만 인에이블 된다.Fourth, when the memory tester 10 addresses up to 1.5 to 2M, the address signal A 0 and the control signal CD 1 are output as " 1 " and " 1 " Y 0 -Y 3 ) is " 1 ", thereby enabling only the pyromium 53.
한편, 입, 출력핀의 디씨(DC)를 테스트하는 경우, 릴레이 스위치(K1-K32)를 고정단자(B)에 단락시킨 후, 디유티(20)의 출력(Q0-Q8)이 상기 메모리 테스터(10)의 입/출력 단자(I/O0)∼(I/O7)에 공급되게 하여 해당 출력핀의 디씨 테스트를 수행하고, 그 디유티(20)의 입력(A0-A19), (CD0-CD4)의 메모리 테스터(10)의 입/출력 단자(I/O0)∼(I/O7)에 공급되게 하여 해당 입력핀의 디씨 테스트를 수행하게 된다.On the other hand, when testing the DC of the input and output pins, the relay switches K1-K32 are short-circuited to the fixed terminal B, and then the outputs Q 0 -Q 8 of the DIUT 20 become the above-mentioned. It is supplied to the input / output terminals (I / O 0 ) to (I / O 7 ) of the memory tester 10 to perform a DC test of the corresponding output pin, and the input (A 0 -A) of the deutility 20 is performed. 19 ), the DC test is performed to the input / output terminals (I / O 0 ) to (I / O 7 ) of the memory tester 10 of (CD 0 -CD 4 ).
한편, 16M 마스크 롬인 디유티(20)가 16비트 출력 모드로 동작하는 경우(이때, 어드레스 범위는 최대 1M가 됨), 릴레이 스위치(K1,K2,K5,K6,K9,K10,K13,K14,K17,K18,K21,K22,K25,K26,K29,K30)를 고정단자(B)에 각각 단락시킴과 아울러, 릴레이 스위치(K33-K34)를 모두 고정 단자(A)에 단락 시키고, 릴레이 스위치(K38-K53)를 개방시킨다.On the other hand, when the Deuty 20, which is a 16M mask ROM, operates in the 16-bit output mode (in this case, the address range becomes 1M at maximum), the relay switches K1, K2, K5, K6, K9, K10, K13, K14, Short-circuit the K17, K18, K21, K22, K25, K26, K29, K30 to the fixed terminal (B), and short-circuit all the relay switches (K33-K34) to the fixed terminal (A). Open K38-K53).
이와 같은 상태에서 디유티(20)는 메모리 테스터(10)로 부터 어드레스 신호(A0-A19)를 공급받아 출력단자(Q0-Q15)를 통해 해당 데이타(DQ0-DQ15)를 출력하게 되고, 이렇게 출력되는 데이타(DQ0-DQ15)는 익스클루시브 오아게이트(XOR8-XOR15)의 일측입력단자측으로 공급 된다.In this state, the deuite 20 receives the address signals A 0 -A 19 from the memory tester 10 and transmits the corresponding data DQ 0 -DQ 15 through the output terminals Q 0 -Q 15 . The output data DQ 0 -DQ 15 is supplied to one input terminal of the exclusive OA gates XOR 8 -XOR 15 .
여기서, 0∼0.5M사이를 어드레싱할때, 상기의 설명에서와 같이 디코더(41)를 통해 이피롬(51),(53)을 인에이블시켜 이의 출력(RQ0∼RQ7),(RQ8∼RQ15)이 상기 익스클루시브 오아게이트(XOR0-XOR15)의 타측입력단자측으로 공급되고, 0.5∼1M 사이를 어드레싱할때는 이피롬(52),(54)를 인에이블시켜 이의 출력(RQ0∼RQ7),(RQ8∼RQ15)이 그 익스클루시브 오아게이트(XOR0-XOR15)의 타측입력단자측으로 공급 된다.Here, when addressing between 0 and 0.5M, the pyramids 51 and 53 are enabled through the decoder 41 as described above, and their outputs (RQ 0 to RQ 7 ) and (RQ 8 ). RQ 15 is supplied to the other input terminal side of the exclusive oragate (XOR 0- XOR 15 ), and when addressing between 0.5 to 1M, the pyrom (52) and (54) are enabled to output the output (RQ). 0 to RQ 7 ) and (RQ 8 to RQ 15 ) are supplied to the other input terminal side of the exclusive oragate (XOR 0 to XOR 15 ).
이에따라 상기 익스클루시브 오아게이트(XOR0-XOR15)는 상기 디유티(20)로 부터 입력되는 데이타(DQn)과 이피롬(51∼54)로 부터 입력되는 데이타(RQn)를 비교하여 서로 같을때는 "0"을 출력하고, 서로 다를때는 "1"를 출력하게되며, 이는 인버터(I0-I15)를 통해 반전된 후, 다시 앤드게이트(AD1-AD4), 릴레이 스위치(K33),(K34)를 통해 앤드게이트(AD5)의 입력으로 공급되어 데이타(DQn),(RQn)의 비교결과 서로 같을때는 그 앤드게이트(AD5)에서 "1"이 출력되고, 서로 다를때는 "0"이 출력 된다.Accordingly, the exclusive oragate (XOR 0 -XOR 15 ) compares the data (DQ n ) input from the deuit 20 and the data (RQ n ) input from the pyrom (51 to 54). When they are equal to each other, it outputs "0", and when they are different, it outputs "1", which is inverted through the inverters I 0 -I 15 , and then again the AND gates AD 1 -AD 4 , and the relay switch ( When K 33 ), (K 34 ) is supplied to the input of the AND gate (AD 5 ), and the data DQ n and (RQ n ) are the same as the comparison result, “1” is output from the AND gate (AD 5 ). If they are different, "0" is printed.
그리고, 상기 앤드게이트(AD5)의 출력이 릴레이의 스위치(K35)를 통해 상기 메모리 테스터(10)의 입/출력단자(I/O0)로 공급되어 그 메모리 테스터(10)가 이 입/출력단자(I/O0)를 통해 공급되는 전위를 확인해서 "0"이면 불합격으로 판정하고, "1"이면 합격으로 판정하게 된다.The output of the AND gate AD 5 is supplied to the input / output terminal I / O 0 of the memory tester 10 through the switch K35 of the relay, and the memory tester 10 receives the input / output 0 . If the potential supplied through the output terminal I / O 0 is checked, it is determined as "0", and if it is "1", it is determined as pass.
여기서, 입출력핀의 디씨 테스트 고정을 설명하면, 릴레이 스위치(K1-K32)를 모두 고정단자(A)에 단락시킴과 아울러, 디유티(20)의 출력핀(Q0-Q7)은 메모리 테스터(10)의 입/출력단자(I/O0-I/O7)에 연결하고, 그 디유티(20)의 출력핀(Q8-Q15)의 메모리 테스터(10)의 데이타 단자(D0-D7)에 연결하여 디씨 테스트를 수행한다.Here, referring to the DC test fixing of the input / output pins, the relay switches K1-K32 are short-circuited to the fixed terminal A, and the output pins Q 0 -Q 7 of the DIUT 20 are memory testers. To the input / output terminal (I / O 0 -I / O 7 ) of (10), and the data terminal (D) of the memory tester (10) of the output pins (Q 8 -Q 15 ) of the de-unit (20). 0 -D 7 ) to perform a DC test.
이상에서 상세히 설명한 바와 같이, 본 고안은 어드레싱 범위가 작고, 디유티 출력핀수의 절반만큼의 비교입력만 갖으며, 디유티의 메모리 용량보다 훨씬 작은 메모리 용량을 이용하여 마스크 롬 메모리를 테스트할 수 있게 함으로써 생산 원가가 대폭 감소되어 상품의 경쟁력을 강화시킬 수 있는 효과가 있다.As described in detail above, the present invention allows a mask ROM memory to be tested using a memory address having a small addressing range, having a comparison input of only half the number of the output pins, and a memory capacity much smaller than the memory capacity of the module. As a result, production costs can be drastically reduced, enhancing the competitiveness of goods.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92008572U KR940004548Y1 (en) | 1992-05-19 | 1992-05-19 | Circuit for testing mask rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92008572U KR940004548Y1 (en) | 1992-05-19 | 1992-05-19 | Circuit for testing mask rom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930026667U KR930026667U (en) | 1993-12-28 |
| KR940004548Y1 true KR940004548Y1 (en) | 1994-07-07 |
Family
ID=19333351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR92008572U KR940004548Y1 (en) | 1992-05-19 | 1992-05-19 | Circuit for testing mask rom |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940004548Y1 (en) |
-
1992
- 1992-05-19 KR KR92008572U patent/KR940004548Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930026667U (en) | 1993-12-28 |
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