KR200309902Y1 - SDRAM test circuit - Google Patents
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Abstract
본 고안은 에스디램의 테스트 회로에 관한 것으로, 종래의 에스디램에 있어서 읽기 또는 쓰기 동작시 높은 전원전압(Super VCC)을 특정핀에 인가하여 테스트를 수행함으로써, 고집적화된 메모리 디바이스의 회로가 소손되어 신뢰도가 떨어지고, 지연시간이 길어 불필요한 전력을 낭비하는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 외부에서 사용하지 않는 어드레스핀을 이용하여 테스트모드 인에이블 신호를 테스트모드 발생기에 인가하여 간단하게 테스트를 수행함으로써, 지연시간을 최소화하고, 고집적화된 메모리 디바이스 회로의 소손을 방지하여 신뢰도를 향상시키는 효과가 있다.The present invention relates to a test circuit of an SDRAM. In the conventional SDRAM, a circuit of a highly integrated memory device is burned out by performing a test by applying a high power supply voltage (Super VCC) to a specific pin during a read or write operation. There was a problem in that the reliability is low, and the delay time is long, which wastes unnecessary power. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and by simply applying a test mode enable signal to a test mode generator using an address pin not used externally, the test is simply performed to provide a delay time. And minimizing the number and preventing burnout of the highly integrated memory device circuit, thereby improving reliability.
Description
본 고안은 에스디램의 테스트 회로에 관한 것으로, 특히 에스디램에 있어서 읽기 또는 쓰기시 사용하지 않는 어드레스핀을 통하여 테스트 신호를 입력하여 상기 에스디램의 이상유무를 검사하는 에스디램의 테스트 회로에 관한 것이다.The present invention relates to a test circuit of an SDRAM, and more particularly, to a test circuit of an SDRAM for inputting a test signal through an address pin which is not used for reading or writing in the SDRAM to check whether the SDRAM is abnormal. .
일반적인 메모리 디바이스는 불량을 검출하기 용이하도록 테스트 회로를 상기 메모리 디바이스 내부에 갖고 있으며, 일반 사용자들이 사용할 때 오동작이 일어나지 않도록 로우 어드레스 스트로브(Row Address Strobe)신호전에 인가되는 칼럼 어드레스 스트로브(Column Address Strobe)신호(이하, "WCBR"이라 함)와 고전원전압(Super VCC) 및 어드레스 조합 등을 이용하여 테스트 모드 발생기를 인에이블시킨 후, 해당하는 테스트 모드를 선택하여 테스트하도록 구성되어 있다.A general memory device has a test circuit inside the memory device to easily detect a failure, and a column address strobe applied before a row address strobe signal to prevent malfunction when used by general users. The test mode generator is enabled by using a signal (hereinafter referred to as "WCBR"), a combination of a high power voltage (Super VCC), an address, and the like, and then a corresponding test mode is selected and tested.
여기서, 상기 고전원전압 및 WCBR신호가 인에이블되면, 상기 어드레스조합에 따라 중복 와이 어드레스(Redundancy Y Address) 테스트 및 중복 워드라인(Redundancy Word Line) 테스트에 의해 중복 셀의 이상유무를 확인하거나, 워드라인 스트레스(Word Line Stress) 테스트 및 비트라인 스트레스(Bit Line Stress) 테스트 등을 통해 전기적인 특성이 나쁜 메모리 디바이스를 사전에 제거한다.In this case, when the high power voltage and the WCBR signal are enabled, abnormality of the duplicated cells is confirmed by a redundant Y address test and a redundant word line test according to the address combination, or a word is detected. The word line stress test and the bit line stress test eliminate the memory devices with poor electrical characteristics.
일반적인 64메가 에스디램의 경우, 4뱅크×16이면 와이 어드레스는 제1 어드레스부터 제8 어드레스까지, 4뱅크×8이면 상기 와이 어드레스는 제1 어드레스부터 제9 어드레스까지, 4뱅크×4이면 상기 와이 어드레스는 제1 어드레스부터 제10 어드레스까지 이용하고, 이 때, 제11 어드레스는 자동 프리차지(Auto Precharge), 제13,제14 어드레스는 뱅크 선택시 사용한다.In the case of a typical 64 mega SDRAM, the W address is from the first address to the eighth address if 4 banks x 16, the W address is from the first address to the ninth address if the 4 banks x 8, and the The address is used from the first address to the tenth address, wherein the eleventh address is used for auto precharge, and the thirteenth and fourteenth addresses are used for bank selection.
이하, 종래 기술에 따른 일실시예의 동작 및 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment according to the prior art will be described in detail.
도 1은 종래 에스디램의 테스트 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 특정핀(I/O0)으로부터 고전원전압을 검출하여 출력하는 고전원전압 검출기(10)와; 쓰기 인에이블바 신호(Write Enable Bar : WEB)와 카스바 신호(CASB)와 라스바 신호(RASB)를 입력받아 WCBR신호를 출력하는 WCBR신호발생기(20)와; 어드레스(ADD)를 조합하여 테스트모드 선택신호(TMS)를 출력하는 어드레스 조합부(30)와; 상기 고전원전압 검출기(10)와 WCBR신호발생기(20)의 출력신호를 논리합하여 테스트모드 인에이블 신호(TME)를 출력하는 논리합게이트(40)와; 인에이블단자(EN)와 선택단자(SE)로 각기 상기 논리합게이트(40)의 테스트모드 인에이블 신호(TME)와 상기 어드레스 조합기(30)의 테스트모드 선택신호(TMS)를 입력받아 테스트신호(TS)를 출력하는 테스트모드 발생기(200)로 구성되며, 이와 같이 구성된 종래의 기술에 의한 일실시예의 동작과정을 상세히 설명하면 다음과 같다.1 is a block diagram showing a configuration of a test circuit of a conventional SDRAM, and a high power voltage detector 10 for detecting and outputting a high power voltage from a specific pin I / O0, as shown therein; A WCBR signal generator 20 that receives a write enable bar signal WEB and a casbar signal CASB and a rasva signal RASB and outputs a WCBR signal; An address combination unit 30 for combining the address ADD and outputting a test mode selection signal TMS; A logic sum gate 40 for outputting a test mode enable signal (TME) by logically combining the output signals of the high power voltage detector (10) and the WCBR signal generator (20); The test mode enable signal TME of the logic sum gate 40 and the test mode select signal TMS of the address combiner 30 are respectively input to the enable terminal EN and the select terminal SE. It is composed of a test mode generator 200 for outputting TS), the operation of an embodiment according to the prior art configured as described in detail as follows.
우선, 도 1에서와 같이 특정핀(I/O0)에 전원전압(VCC)보다 높은 전원전압(Super VCC)이 인가되면, 그 고전원전압을 고전원전압 검출기(10)에서 검출하여 고전위를 출력함과 아울러 쓰기 인에이블바 신호(WEB)와 카스바 신호(CASB)와 라스바 신호(RASB)에 의하여 WCBR신호발생기(20)가 고전위를 출력하면, 상기 고전원전압 검출기(10)와 WCBR신호발생기(20)의 고전위 출력신호를 양단으로 입력받은 논리합게이트(40)는 고전위의 테스트모드 인에이블 신호(TME)를 출력하고, 이때, 어드레스 조합기(30)는 입력되는 어드레스(ADD)를 조합하여 테스트모드 선택신호(TMS)를 출력하게 된다.First, when a power supply voltage Super VCC higher than the power supply voltage VCC is applied to a specific pin I / O0 as shown in FIG. 1, the high power supply voltage is detected by the high power supply voltage detector 10 to obtain a high potential. When the WCBR signal generator 20 outputs a high potential by the write enable bar signal WEB, the casbar signal CASB, and the rasva signal RASB, the high power source voltage detector 10 and the WCBR The logic sum gate 40 receiving the high potential output signal of the signal generator 20 at both ends outputs the test mode enable signal TME of the high potential, and at this time, the address combiner 30 receives the input address ADD. In combination, the test mode selection signal TMS is output.
따라서, 상기 고전위의 테스트모드 인에이블 신호(TME)를 인에이블단자(EN)로 입력받은 테스트모드 발생기(200)는 상기 테스트모드 선택신호(TMS)에 따라 중복 와이 어드레스 테스트, 중복 워드라인 테스트, 워드라인 스트레스 테스트 및 비트라인 스트레스 테스트 등을 수행한다.Accordingly, the test mode generator 200 receiving the high potential test mode enable signal TME as the enable terminal EN may perform a duplicate wire address test and a duplicate word line test according to the test mode selection signal TMS. It performs the word line stress test and the bit line stress test.
이 때, 상기 고전원전압 검출기(10)와 WCBR신호발생기(20)의 출력신호 모두 고전위일 경우에만 상기 논리합게이트(40)가 고전위의 테스트모드 인에이블 신호(TME)를 출력하여 테스트 동작을 수행한다.At this time, the logic sum gate 40 outputs the test mode enable signal TME of the high potential only when the output signals of the high power voltage detector 10 and the WCBR signal generator 20 are high potential to perform a test operation. Perform.
상기와 같이 종래의 에스디램에 있어서 읽기 또는 쓰기 동작시 높은 전원전압을 특정핀에 인가하여 테스트를 인에이블함으로써, 고집적화된 메모리 디바이스의 회로가 소손되어 신뢰도가 떨어지고, 지연시간이 길어 불필요한 전력을 낭비하는 문제점이 있었다.As described above, by applying a high power supply voltage to a specific pin in a read or write operation to enable a test, a circuit of a highly integrated memory device is burned out, reliability is lowered, and a delay time is long, which wastes unnecessary power. There was a problem.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 에스디램에 있어 사용하지 않는 어드레스핀을 이용하여 테스트모드 인에이블 신호를 테스트모드 발생기로 인가하게 함으로써, 메모리 디바이스의 테스트가 용이하도록 하는 에스디램의 테스트 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and by applying a test mode enable signal to the test mode generator using an address pin which is not used in the SDRAM, the test of the memory device is performed. It is an object of the present invention to provide a test circuit of the SDRAM to facilitate.
도 1은 종래 에스디램의 테스트 회로의 구성을 보인 블록도.1 is a block diagram showing the configuration of a test circuit of a conventional SDRAM.
도 2는 본 고안 에스디램의 테스트 회로의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of a test circuit of the inventive SDRAM.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10 : 고전원전압 검출기 20 : WCBR신호발생기10: high voltage detector 20: WCBR signal generator
30 : 어드레스 조합기 40 : 논리합게이트30: address combiner 40: logical sum gate
100 : 테스트모드 구동부 200 : 테스트모드 발생기100: test mode driving unit 200: test mode generator
상기와 같은 목적을 달성하기 위한 본 고안 에스디램의 테스트 회로의 구성은 특정핀으로부터 고전원전압을 검출하여 출력하는 고전원전압 검출기와; 쓰기 인에이블바 신호와 카스바 신호와 라스바 신호를 입력받아 WCBR신호를 출력하는 WCBR신호발생기와; 어드레스를 조합하여 테스트모드 선택 신호를 출력하는 어드레스 조합부와; 상기 고전원전압 검출기와 WCBR신호발생기의 출력신호를 논리합하여 제1 테스트모드 인에이블 신호를 출력하는 논리합게이트와; 제1 인에이블단자로 상기 논리합게이트의 테스트모드 인에이블 신호를 입력받고 선택단자로 상기 어드레스 조합기의 테스트모드 선택신호를 입력받아 테스트신호를 출력하는 테스트모드 발생기로 구성된 에스디램의 테스트 회로에 있어서, 상기 테스트모드 발생기는 외부에서 사용하지 않는 어드레스핀을 통해 인가되는 제2 테스트모드 인에이블신호를 입력받아 테스트신호를 출력하는 것을 특징으로 한다.The configuration of the test circuit of the inventive SDRAM for achieving the above object comprises a high power voltage detector for detecting and outputting a high power voltage from a specific pin; A WCBR signal generator for receiving a write enable bar signal, a casbar signal, and a rasva signal and outputting a WCBR signal; An address combination unit for combining the addresses to output a test mode selection signal; A logic sum gate configured to logically sum the output signals of the high power voltage detector and the WCBR signal generator and output a first test mode enable signal; A test circuit of an SDRAM comprising a test mode generator configured to receive a test mode enable signal of the logic sum gate through a first enable terminal, a test mode select signal of the address combiner as a select terminal, and output a test signal. The test mode generator may receive a second test mode enable signal applied through an address pin not used externally and output a test signal.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
도 2는 본 고안 에스디램의 테스트 회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 특정핀(I/O0)으로부터 고전원전압을 검출하여 출력하는 고전원전압 검출기(10)와; 쓰기 인에이블바 신호(WEB)와 카스바 신호(CASB)와 라스바 신호(RASB)를 입력받아 WCBR신호를 출력하는 WCBR신호발생기(20)와; 어드레스(ADD)를 조합하여 테스트모드 선택 신호(TMS)를 출력하는 어드레스 조합부(30)와; 상기 고전원전압 검출기(10)와 WCBR신호발생기(20)의 출력신호를 논리합하여 제1 테스트모드 인에이블 신호(TME1)를 출력하는 논리합게이트(40)와; 제1,제2 인에이블단자(EN1),(EN2)로 각기 상기 논리합게이트(40)의 테스트모드 인에이블 신호(TME1)와 제12 어드레스핀(A11)을 통해 제2 테스트모드 인에이블 신호(TME2)를 입력받고, 선택단자(SE)로 상기 어드레스 조합기(30)의 테스트모드 선택신호(TMS)를 입력받아 테스트신호(TS)를 출력하는 테스트모드 발생기(200)로 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.2 is a block diagram showing a configuration of a test circuit of the inventive inventive design, a high power voltage detector 10 for detecting and outputting a high power voltage from a specific pin (I / O0); A WCBR signal generator 20 for receiving a write enable bar signal WEB, a casbar signal CASB, and a rasva signal RASB and outputting a WCBR signal; An address combination unit 30 for combining the address ADD and outputting a test mode selection signal TMS; A logic sum gate 40 for outputting a first test mode enable signal TME1 by logically combining the output signals of the high power voltage detector 10 and the WCBR signal generator 20; The first test mode enable signal TME1 and the twelfth address pin A11 through the test mode enable signal TME1 and the twelfth address pin A11 of the first and second enable terminals EN1 and EN2, respectively. And a test mode generator 200 which receives the TME2), receives the test mode selection signal TMS of the address combiner 30 through the selection terminal SE, and outputs a test signal TS. Referring to the operation of the embodiment according to the present invention in detail as follows.
우선, 특정핀(I/O0)에 고전원전압이 인가되는 경우는 도 1에 도시한 테스트 회로의 동작과 동일하다.First, the case where the high power voltage is applied to the specific pin I / O0 is the same as the operation of the test circuit shown in FIG.
여기서, 사용하지 않는 제12 어드레스핀(A11)을 통해 고전위의 테스트모드 인에이블 신호(TME2)가 테스트모드 발생기(200)로 입력되면, 어드레스 조합기(30)는 입력되는 어드레스(ADD)를 조합하여 테스트모드 선택신호(TMS)를 출력한다.Here, when the high potential test mode enable signal TME2 is input to the test mode generator 200 through the unused twelfth address pin A11, the address combiner 30 combines the input addresses ADD. To output a test mode selection signal (TMS).
따라서, 상기 고전위의 테스트모드 인에이블 신호(TME2)를 인에이블단자(EN2)로 입력받은 테스트모드 발생기(200)는 상기 테스트모드 선택신호(TMS)에 따라 중복 와이 어드레스 테스트, 중복 워드라인 테스트, 워드라인 스트레스 테스트 및 비트라인 스트레스 테스트 등을 수행한다.Accordingly, the test mode generator 200 receiving the high potential test mode enable signal TME2 as the enable terminal EN2 may perform a duplicate wire address test and a duplicate word line test according to the test mode selection signal TMS. It performs the word line stress test and the bit line stress test.
상기에서 상세히 설명한 바와 같이, 본 고안은 외부에서 사용하지 않는 어드레스핀을 이용하여 테스트모드 인에이블 신호를 테스트모드 발생기에 인가하여 간단하게 테스트를 수행함으로써, 지연시간을 최소화하고, 고집적화된 메모리 디바이스의 회로의 소손을 방지하여 신뢰도를 향상시키는 효과가 있다.As described in detail above, the present invention applies a test mode enable signal to a test mode generator by simply using an address pin that is not used externally to perform a test, thereby minimizing delay time and providing a highly integrated memory device. There is an effect of improving the reliability by preventing burnout of the circuit.
Claims (1)
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|---|---|---|---|
| KR2019980007252U KR200309902Y1 (en) | 1998-05-06 | 1998-05-06 | SDRAM test circuit |
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| KR2019980007252U KR200309902Y1 (en) | 1998-05-06 | 1998-05-06 | SDRAM test circuit |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR2019980007252U KR200309902Y1 (en) | 1998-05-06 | 1998-05-06 | SDRAM test circuit |
Country Status (1)
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- 1998-05-06 KR KR2019980007252U patent/KR200309902Y1/en not_active IP Right Cessation
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| KR19990040694U (en) | 1999-12-06 |
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