KR940004135B1 - Driving circuit in a display panel of flat type - Google Patents

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Abstract

The circuit comprises a divided planar display panel (20), a circuit (5) for driving an upper anode, a circuit (6) for driving a lower anode, a circuit (8) for driving an odd numbered cathode, a circuit (7) for driving an even numbered cathode, the first memory (9) for storing the upper data of the first screen, the second memory (10) for storing the lower data of the first screen, the third memory (11) for storing the upper data of the second screen, the forth memory (12) for storing the lower data of the second screen. The operation of the circuit is to store data in response to write enable signals (WE1,WE2,WE3,WE4), and to output data to the upper and lower anode drive circuits (5,6) in response to read signals (RD1,RD2,RD3,RD4). The duration of read signals is two times as that of write enable signals.

Description

평판형 표시 판넬의 구동회로Driving circuit of flat panel display panel

제1도는 종래의 평판형 표시 판넬의 구성을 나타내는 것이다.1 shows the structure of a conventional flat panel display panel.

제2도는 종래의 평판형 표시 판넬의 각부에 인가되는 파형을 나타내는 것이다.2 shows waveforms applied to respective portions of a conventional flat panel display panel.

제3도는 본 발명에 따른 평판형 표시 판넬의 구성을 나타내는 것이다.3 shows the configuration of a flat panel display panel according to the present invention.

제4도는 본 발명에 따른 평판형 표시 판넬의 각부에 인가되는 파형을 나타내는 것이다.4 shows waveforms applied to respective portions of the flat panel display panel according to the present invention.

제5도는 본 발명에 따른 일실시예의 평판형 표시 판넬의 구동회로를 나타내는 것이다.5 illustrates a driving circuit of a flat panel display panel according to an embodiment of the present invention.

제6도는 제5도에 나타낸 회로의 동작을 설명하기 위한 타이밍도 이다.FIG. 6 is a timing diagram for explaining the operation of the circuit shown in FIG.

본 발명은 평판형 표시 판넬에 관한 것으로 특히 평판형 표시 판넬 구동회로에 관한 것이다. 일반적인 평판형 표시 판넬의 구성은 제1도에 나타낸 것처럼 짝수번째 음극을 구동하기 위한 짝수번째 음극 구동회로(1)와, 홀수번째의 음극을 구동하기 위한 홀수번째 음극 구동회로(2)와, 홀수번째 양극을 구동하기 위한 홀수번째 양극 구동회로(3)와 짝수번째 양극을 구동하기 위한 짝수번째 양극 구동회로(4)로 구성되어 있다. 그리고 구동 방법은 제2도에 나타낸 것처럼 하나의 스캔 라인 구동시 한개 라인분의 데이타가 입력 하고, 데이타 필드(Field)에 하나의 프레임(Frame)만을 구성 되도록 한 순차 주사 방식을 사용한다. 기간(T1)은 프레임 주기를 나타내는 것이고, 기간(T2)는 스캔 주기를 나타낸다. 따라서, 각각의 전극부를 구동 시킬 수 있도록 전극수 만큼의 구동회로가 필요하게 된다. 또한 디스플레이 화면이 대형화가 되게 되면, 패널의 전극라인수가 증가하게 되는데 프레임 시간 영역은 한정 되어 있다.The present invention relates to a flat panel display panel, and more particularly to a flat panel display panel drive circuit. The construction of a general flat panel display panel includes an even cathode driving circuit 1 for driving an even cathode, an odd cathode driving circuit 2 for driving an odd cathode, and an odd number as shown in FIG. It consists of an odd-numbered anode drive circuit 3 for driving the first anode and an even-numbered anode drive circuit 4 for driving the even-numbered anode. As shown in FIG. 2, the driving method uses a sequential scanning method in which one line of data is input when one scan line is driven, and only one frame is configured in the data field. The period T1 represents a frame period, and the period T2 represents a scan period. Therefore, as many driving circuits as the number of electrodes are required to drive the respective electrode portions. In addition, when the display screen becomes larger, the number of electrode lines of the panel increases, but the frame time region is limited.

따라서 화면이 대형화 되어 스캔 라인 수가 증가하게 되면 스캔 주파수가 커져야 하고 그럼으로써 한정된 프레임 시간 영역 내에서 듀티비()가 작아지면, 한 라인의 표시 방전 시간이 작아지게 되고 결과적으로 화면의 휘도가 떨어지는 문제점이 발생한다.Therefore, as the screen becomes larger and the number of scan lines increases, the scan frequency must increase, thereby reducing the duty ratio within a limited frame time domain. When () becomes small, the display discharge time of one line becomes small, resulting in a problem that the brightness of the screen falls.

본 발명의 목적은 이중(혹은 다중)구동 방식을 사용하여 스캔 구동용 전극수를 분할된 화면수 만큼줄여 구동회로를 간략화 하는 평판형 표시 판넬의 구동 방법을 제공 하는데 있다.An object of the present invention is to provide a method of driving a flat panel display panel which simplifies the driving circuit by reducing the number of scan driving electrodes by the number of divided screens by using a dual (or multiple) driving method.

본 발명의 다른 목적은 하나의 프레임 영역내에서 분할된 화면을 구성하는 스캔 라인만을 구동 시킴으로서 듀티비가 증가하여 화면의 휘도를 증가 하는 평판형 표시 판넬의 구동회로를 제공 하는데 있다.Another object of the present invention is to provide a driving circuit of a flat panel display panel in which the duty ratio is increased to increase the brightness of the screen by driving only the scan lines constituting the divided screen in one frame area.

첨부한 도면을 참고로 하여 본 발명에 따른 평판형 표시 장치의 구동 방법 및 회로를 설명하면 다음과 같다.The driving method and circuit of the flat panel display device according to the present invention will be described with reference to the accompanying drawings.

제3도는 본 발명에 따른 일실시예의 평판형 표시 판넬의 매트릭스 구조를 나타낸 것이다. 평판형 표시 판넬이 상측과 하측으로 이분할 되고 상측의 양극을 구동하기 위한 상측 양극 구동회로(5)와, 하측이 양극을 구동하기 위한 하측 양극 구동회로(6)와, 상측과 하측의 각 대응 되는 짝수 번째 음극을 구동 하기 위한 짝수번째 음극 구동회로(7)와, 상측과 하측의 각 대응되는 홀수번째 음극을 구동하기 위한 홀수번째 음극 구동회로로 구성되어 있다.3 illustrates a matrix structure of a flat panel display panel according to an embodiment of the present invention. The flat display panel is divided into upper and lower parts, the upper anode driving circuit 5 for driving the upper anode, the lower anode driving circuit 6 for driving the anode at the lower side, and the upper side and the lower side, respectively. It consists of an even-numbered cathode driving circuit 7 for driving the even-numbered cathode, and an odd-numbered cathode driving circuit for driving each of the corresponding odd-numbered cathodes of the upper side and the lower side.

제4도는 제3도에 나타낸 회로가 각 전극에 인가되는 펄스 파형을 나타낸 것이다. 수직 동기 신호(Vsync)는 디스플레이 패널의 프레임 주파수를 나타내며 기간(T)의 프레임 주기를 가진다. 수평동기 신호(Hsync)는 상단과 하단의 각 대응하는 음극에 공통으로 인가 되는 주파수를 나타 내며 기간(T3)의 스캔 주기를 가진다. 데이타(Data)는 스캔동작을 따라 표시되는 데이타의 표시기간을 나타낸다.4 shows a pulse waveform in which the circuit shown in FIG. 3 is applied to each electrode. The vertical synchronization signal Vsync represents a frame frequency of the display panel and has a frame period of the period T. The horizontal synchronization signal Hsync represents a frequency commonly applied to the corresponding cathodes at the top and the bottom, and has a scan period of the period T3. Data represents the display period of data displayed along with the scanning operation.

여기에서, 기간(T3)는 1/2 T2가 되므로, 데이타의 표시기간이 2배로 늘어나게 된다. 따라서 휘도가 증가 하게 된다. 또한, 인가되는 전극 파형이 1/2로 줄어 듬으로써, 하드웨어가 줄어 들게된다.Here, since the period T3 is 1/2 T 2 , the data display period is doubled. Therefore, the brightness is increased. In addition, by reducing the applied electrode waveform by 1/2, the hardware is reduced.

제5도는 본 발명에 따른 실시예의 평판형 표시 장치의 구동회로를 나타내는 것이다. 제5도에 있어서, 이 분할된 평판형 표시 판넬(20), 상측 및 하측 양극 구동회로(5, 6) 짝수번째 및 홀수번째 음극 구동회로(7, 8), 제1화면의 상측 데이타를 저장 하기 위한 제1메모리(9), 제1화면의 하측 데이타를 저장하기 위한 제2메모리(10), 제2화면의 상측 데이타를 저장하기 위한 제3메모리(11), 제2화면의 하측 데이타를 저장하기 위한 제4메모리(12)로 구성되며 라이트 신호들(WE1, WE2, WE3, WE4)에 응답해서 데이타를 저장하고 리드 신호들(RD1, RD2, RD3, RD4)에 응답해서 상측 및 하측 양극 구동회로들(5, 6)에 데이타를 출력한다.5 shows a driving circuit of the flat panel display device of the embodiment according to the present invention. In FIG. 5, the divided flat panel display panel 20, the upper and lower anode driving circuits 5 and 6, the even and odd cathode driving circuits 7 and 8, and the upper data of the first screen are stored. First memory 9 for storing, second memory 10 for storing lower data of the first screen, third memory 11 for storing upper data of the second screen, and lower data of the second screen. And a fourth memory 12 for storing and storing data in response to the write signals WE1, WE2, WE3, WE4, and the upper and lower anodes in response to the read signals RD1, RD2, RD3, and RD4. Data is output to the driving circuits 5 and 6.

제6도는 제5도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도를 나타낸 것이다. 라이트 인에이블 신호들(WE1, WE2, WE3, WE4)과 리드 신호들(RD1, RD2, RD3, RD4)의 주기는 수직 동기 신호(Vsync) 기간의 2배이다. 또한, 리드 타임은 라이트 타입의 2배이다. 상기, 라이트 및 리드 타이밍에 따른 메모리들(메모리 Ⅰ, Ⅱ, Ⅲ, Ⅳ)의 동작을 살펴보면 다음과 같다.FIG. 6 shows an operation timing diagram for explaining the operation of the circuit shown in FIG. The period of the write enable signals WE1, WE2, WE3, WE4 and the read signals RD1, RD2, RD3, and RD4 is twice the period of the vertical synchronization signal Vsync. The lead time is twice that of the write type. The operations of the memories (memory I, II, III, and IV) according to the write and read timings are as follows.

우선, 1024×768개의 화소로 이루어져 있다고 가정 하자. 우선 제1기간에 제1화면의 상측 데이타(1-K1×1024~1-K384×1024)가 라이트 인에이블 신호(WE1)에 응답해서 제1메모리(9)에 저장 된다.First, suppose that 1024 x 768 pixels are composed. First, the upper data (1-K1 × 1024 to 1-K384 × 1024) of the first screen is stored in the first memory 9 in response to the write enable signal WE1 in the first period.

제2기간에 제1화면의 하측 상측 데이타(1-K385×1024~1-K768×1024)가 라이트 인에이블 신호(WE2)에 응답해서 제2메모리(10)에 저장된다. 제3기간에 제2화면의 상측 상측 데이타(2-K1×1024~2-K384×1024)가 라이드 인에이블 신호(WE3)에 응답해서 제3메모리(11)에 저장된다. 제 4기간에 제2화면의 하측 데이타(2-K1×1024~2-K768×1024)가 라이트 인에이블 신호(WE4)에 응답해서 제4메모리(12)에 저장된다. 또한 제3기간과 제4기간에 상기 제1메모리(9)와 상기 제2메모리(10)에 저장된 제1화면의 데이타들(1-K1×1024~1-K348×1024, 1-K385×1024~1-K768×1024)이 리드신호들(RD1, RD)에 응답하여 동시에 상측 및 하측 양극 구동회로(5, 6)에 출력된다. 따라서 제4도에 도시된 기간(T3)동안 데이타가 디스플레이 된다.In the second period, the lower upper data (1-K385x1024 to 1-K768x1024) of the first screen is stored in the second memory 10 in response to the write enable signal WE2. In the third period, the upper upper side data (2-K1 × 1024 to 2-K384 × 1024) of the second screen is stored in the third memory 11 in response to the ride enable signal WE3. In the fourth period, the lower data (2-K1 × 1024 to 2-K768 × 1024) of the second screen is stored in the fourth memory 12 in response to the write enable signal WE4. Further, data of the first screen stored in the first memory 9 and the second memory 10 in the third and fourth periods (1-K1 × 1024 to 1-K348 × 1024, 1-K385 × 1024). ˜1-K768 × 1024 is simultaneously output to the upper and lower anode driving circuits 5 and 6 in response to the read signals RD1 and RD. Thus, data is displayed for the period T3 shown in FIG.

제5기간에 라이트 인에이블 신호(WE1)에 응답해서 제3화면의 상측 데이타(3-K1×1024~3-K384×1024)가 제1메모리(9)에 저장된다.In response to the write enable signal WE1 in the fifth period, upper data (3-K1 × 1024 to 3-K384 × 1024) of the third screen is stored in the first memory 9.

제6기간에 라이트 인에이블 신호(WE2)에 응답해서 제3화면의 하측 데이타(3-K385×1024~3-K768×1024)가 제2메모리(10)에 저장된다. 또한 제5기간과 제6기간에 상기 제3메모리(11)와 제4메모리(12)에 저장된 제2화면의 데이타들(2-K1×1024~2-K384×1024, 2-K385×1024~2-K768×1024)이 리드 신호들(RD3, RD4)에 응답하여 동시에 상측 및 하측 양극 구동회로(5, 6)에 출력된다. 따라서 제4도에 도시한 기간(T3) 동안 데이타가 디스플레이 된다.In the sixth period, the lower data (3-K385 × 1024 to 3-K768 × 1024) of the third screen is stored in the second memory 10 in response to the write enable signal WE2. In addition, data of the second screen stored in the third memory 11 and the fourth memory 12 in the fifth and sixth periods (2-K1 × 1024 to 2-K384 × 1024 and 2-K385 × 1024 to 2-K768x1024 is output to the upper and lower anode driving circuits 5 and 6 simultaneously in response to the read signals RD3 and RD4. Therefore, data is displayed for the period T3 shown in FIG.

상기와 같은 동작을 반복해서 수행하게 된다. 따라서, 본 발명에 따른 평판형 표시 장치의 구동회로는 첫째, 스캔 구동회로의 1/2 감소로 구동회로가 간략화 된다.The above operation is repeated. Therefore, in the driving circuit of the flat panel display device according to the present invention, first, the driving circuit is simplified by reducing the scan driving circuit by 1/2.

둘째, 한 수평 주사 기간의 증가로 인해서 데이타 표시 시간이 증가하여 화면의 휘도가 향상 된다. 본 발명은 상기의 실시예에만 국한되지 않고 다 분할된 평판형 디스플레이 판별에도 적용될 수 있음을 알아야 한다.Secondly, due to the increase of one horizontal scanning period, the data display time is increased and the brightness of the screen is improved. It is to be understood that the present invention is not limited to the above embodiments but may be applied to multipart flat panel display discrimination.

Claims (8)

제1전극과 제2전극을 가지며 제1부분과 제2부분으로 나누어진 평판형 표시 판넬을 구비한 평판형 표시 장치에 있어서, 상기 제1부분과 제1전극을 구분하기 위한 제1구동회로가 상기 제2구동회로와 상기 제1부분과 제2부분의 각 대응하는 제2전극을 동시에 구동 하기 위한 제3구동회로를 구비한 것을 특징으로 하는 평판형 표시 판넬의 구동회로.In a flat panel display device having a first electrode and a second electrode and having a flat panel display panel divided into a first part and a second part, a first driving circuit for distinguishing the first part and the first electrode is provided. And a third driving circuit for simultaneously driving the second driving circuit and the corresponding second electrodes of the first portion and the second portion. 제1항에 있어서, 상기 제1구동회로가 제1라이트 인에이블 신호에 응답하여 제1화면의 상측 데이타를 저장하고 제1리드신호에 응답하여 출력하기 위한 제1메모리 및 제2라이트 인에이블 신호에 응답하여 상기 제1화면의 하측 데이타를 저장하고 상기 제1리드 신호에 응답하여 출력하기 위한 제2메모리를 구비하여 된 것을 특징으로 하는 평판형 표시 판넬의 구동회로.The first memory circuit of claim 1, wherein the first driving circuit stores the upper data of the first screen in response to the first write enable signal and outputs the second data in response to the first read signal. And a second memory for storing the lower data of the first screen in response to the first data and outputting the first data in response to the first lead signal. 제2항에 있어서, 상기 제1리드신호는 상기 제1 및 제2라이트 인에이블 신호의 2배의 듀티비를 가지는 것을 특징으로 하는 평판형 표시 판넬의 구동회로.The flat panel display panel drive circuit according to claim 2, wherein the first lead signal has a duty ratio twice that of the first and second write enable signals. 제3항에 있어서, 상기 제2구동회로가 제3라이트 인에이블 신호에 응답하여 제2화면의 상측 데이타를 저장하고 제2리드신호에 응답하여 출력하기 위한 제3메모리 및 제4라이트 인에이블 신호에 응답하여 상기 제2화면의 하측 데이타를 저장하고 상기 제2리드 신호에 응답하여 출력하기 위한 제4메모리를 구비하여 된 것을 특징으로 하는 평판형 표시 판넬의 구동회로.The third memory and fourth write enable signals of claim 3, wherein the second driving circuit stores upper data of the second screen in response to the third write enable signal and outputs the second data in response to the second read signal. And a fourth memory for storing data on the lower side of the second screen in response to the second data and outputting the second data in response to the second lead signal. 제4항에 있어서, 상기 제2리드 신호는 상기 제3 및 제4라이트 인에이블 신호의 2배의 듀티비를 가지는 것을 특징으로 하는 평판형 표시 판넬의 구동회로.5. The driving circuit of claim 4, wherein the second lead signal has a duty ratio twice that of the third and fourth write enable signals. 제1전극과 제2전극을 가지며 제1부분과 제2부분으로 나누어진 평판형 표시 판넬을 구비한 평판형 표시 장치의 구동 방법에 있어서, 상기 제1부분과 제2부분의 제2전극을 동시에 구동하는 단계와 상기 제1부분과 제2부분의 제2전극에 해당하는 상기 제1전극의 데이타를 동시에 전달하는 단계로 이루어진 것을 특징으로 하는 평판형 표시 판넬의 구동회로.A method of driving a flat panel display device having a flat panel display panel having a first electrode and a second electrode and divided into a first part and a second part, wherein the second electrode of the first part and the second part is simultaneously driven. And driving the data and simultaneously transferring data of the first electrode corresponding to the second electrode of the first part and the second part. 제1전극과 제2전극을 가지며 N개의 부분으로 나누어진 평판형 표시 판넬을 구비한 평판형 표시 장치에 있어서, 상기 N개의 부분의 제1전극들을 구동 하기 위한 N개의 제1구동회로들과 상기 N개의 부분의 각 대응하는 제2전극을 동시에 구동 하기 위한 제2구동회로를 구비한 것을 특징으로 하는 평판형 표시 판넬의 구동회로A flat panel display device having a first electrode and a second electrode and having a flat panel display panel divided into N sections, the flat panel display device comprising: N first driving circuits for driving the first electrodes of the N sections; A drive circuit for a flat panel display panel comprising a second drive circuit for simultaneously driving respective corresponding second electrodes of N portions. 제1전극과 제2전극을 가지며 N부분으로 나누어진 평판형 표시 판넬을 구비한 평판형 표시 판넬의 구동 방법에 있어서, 상기 N개의 부분의 제2전극을 동시에 구동하는 단계와, 상기 N개의 부분의 제2전극에 해당하는 상기 제1전극의 데이타를 동시에 전달하는 단계로 이루어진 것을 특징으로 하는 평판형 표시 판넬의 구동 방법.A method of driving a flat panel display panel having a flat panel display panel having a first electrode and a second electrode divided into N portions, the method comprising: simultaneously driving the N portions of the second electrodes; And simultaneously transferring data of the first electrode corresponding to the second electrode of the flat panel display panel.
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