KR940003588B1 - Lead-frame of semiconductor device - Google Patents

Lead-frame of semiconductor device Download PDF

Info

Publication number
KR940003588B1
KR940003588B1 KR1019900022666A KR900022666A KR940003588B1 KR 940003588 B1 KR940003588 B1 KR 940003588B1 KR 1019900022666 A KR1019900022666 A KR 1019900022666A KR 900022666 A KR900022666 A KR 900022666A KR 940003588 B1 KR940003588 B1 KR 940003588B1
Authority
KR
South Korea
Prior art keywords
lead frame
die pad
package
lead
semiconductor device
Prior art date
Application number
KR1019900022666A
Other languages
Korean (ko)
Other versions
KR920013683A (en
Inventor
송영재
권오식
권영신
이층우
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019900022666A priority Critical patent/KR940003588B1/en
Publication of KR920013683A publication Critical patent/KR920013683A/en
Application granted granted Critical
Publication of KR940003588B1 publication Critical patent/KR940003588B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

Lead frame for semiconductor device comprising die pad for attaching semiconductor chip, supporter for supporting said die pad and inner leads, characterized in that said die pad is consisted of plurality of divisional pads and is supported by said supporter, the divisional pads being connected with each other, and edge portion of said divisional pad is formed by stamping processing or a dimple is formed thereon, thereby preventing crack and improving adhesion power.

Description

반도체 장치용 리드프레임Leadframes for Semiconductor Devices

제1도는 종래기술에 따른 반도체 장치용 리드프레임의 일실예를 도시한 평면도.1 is a plan view showing one example of a lead frame for a semiconductor device according to the prior art.

제2도는 제1도의 반도체 장치용 리드프레임을 이용한 패키지의 Y-Y'선 단면 구조도.2 is a sectional view taken along the line Y-Y 'of the package using the lead frame for semiconductor device of FIG.

제3도는 종래기술에 따른 반도체 장치용 리드프레임의 다른 실시예를 도시한 평면도.3 is a plan view showing another embodiment of a lead frame for a semiconductor device according to the prior art.

제4도는 종래기술에 따른 반도체 장치용 리드프레임의 또 다른 실시예를 도시한 평면도.4 is a plan view showing another embodiment of a lead frame for a semiconductor device according to the prior art.

제5도는 이 발명에 따른 반도체 장치용 리드프레임을 도시한 평면도.5 is a plan view showing a lead frame for a semiconductor device according to the present invention.

제6도는 제5도의 반도체 장치용 리드프레임을 X-X'선으로 절단한 단면도.FIG. 6 is a cross-sectional view taken along line X-X 'of the lead frame for semiconductor device of FIG.

제7도는 제5도의 반도체 장치용 리드프레임을 이용한 패키지의 X-X'선 단면 구도조.7 is a cross-sectional view taken along line X-X 'of a package using the lead frame for semiconductor device of FIG.

이 발명은 반도체 장치용 리드프레임(Lead Frame)에 관한 것으로, 특히 표면실장형 패키지(Pakage)를 인쇄회로기파니(Printed Circuit Board ; 이하 PCB라 칭함)에 실장할 때 발생되는 패키지 크랙(Package crack)를 방지할 수 있는 반도체 장치용 리드프레임에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame for semiconductor devices, and in particular, a package crack generated when a surface mount package is mounted on a printed circuit board (PCB). It relates to a lead frame for a semiconductor device that can prevent).

최근 반도체산업에서 다수의 입출력, 고출력, 고속동작 및 향상된 열처리 등에 대한 요구로 인하여 패키징(Packaging) 기술의 중요성이 증대되고 있다. 따라서 패키지는 소형화, 박형화, 복잡화 및 고기능화의 추세로 발전되고 있다.Recently, the importance of packaging technology is increasing due to the demand for a large number of input / output, high output, high speed operation and improved heat treatment in the semiconductor industry. As a result, packages are becoming smaller, thinner, more complex, and more functional.

일반적으로 반도체 패키지는 PCB에 실장하는 방법에 따라 삽입형(Through-Hole Type ; 이하 THT라 칭함)과 표면실장형(Surface Mount Type ; 이하 SMT라 칭함)으로 구별된다. 상기 THT 패키지에는 DIP(Dual-Inline Package) 등이 있는데 핀(Pin)수의 증가에 의한 칩의 크기가 증가하고, 실장시 PCB에 홀(Hole)이 필요한 문제점이 있다. 따라서, 최근에는 소형경량화 및 고밀도실장화가 용이한 SMT 패키지가 각광받고 있다. 상기 SMT 패키지로 단순히 소형경량화만이 아니라 고속화, 다기능화 및 고밀도 실장화의 요구에 따라 각종 SMT 패키지가 개발되고 있다.In general, semiconductor packages are classified into a through-hole type (hereinafter referred to as THT) and a surface mount type (hereinafter referred to as SMT) according to a method of mounting on a PCB. The THT package includes a DIP (Dual-Inline Package), but the size of the chip is increased due to the increase in the number of pins, and a hole is required in the PCB during mounting. Therefore, in recent years, SMT packages that are easy to compact and light weight are easily spotlighted. As the SMT package, various SMT packages have been developed in accordance with the demands of high speed, multifunction, and high density mounting as well as small size and light weight.

제1도는 종래기술에 따른 일반적인 SMT 패키지에 이용되는 리드프레임(1)의 평면도이다. 상기 리드프레임(1)은 칩과 접촉하여 고정시키는 다이패드(2)와, 이 다이패드(2)를 물리적으로 지지하는 지지대(Support Bar ; 4)와, 반도체 칩과 금선(Au wire) 등으로 연결되는 내부리드(Inner lead ; 3)와 패키지 실장시 PCB와 접촉되는 외부리드(Outer lead ; 도시하지 않음)로 구성되어 있다.1 is a plan view of a lead frame 1 used in a general SMT package according to the prior art. The lead frame 1 includes a die pad 2 that contacts and fixes the chip, a support bar 4 that physically supports the die pad 2, a semiconductor chip, an Au wire, or the like. It consists of an inner lead (Inner lead; 3) connected and an outer lead (Outer lead (not shown)) in contact with the PCB when packaged.

제2도는 상기 제1도의 리드프레임(1)을 이용한 패키지의 Y-Y'선 단면 구조도이다. 상기 제2도의 구조를 설명하면, 상기 제1도와 같은 리드프레임(1)의 다이패드(2)상에 칩(10)이 위치하며, 이 칩(10)은 금선(5)에 의해 내부리드(3)와 연결되어 있다. 또한, 상기 칩(10)은 금선(5)에 의해 내부리드(3)와 연결되어 있다. 또한 상기 칩(10)이 본딩된 리드프레임은 에폭시(Epoxy)등이 화합물로 이루어진 성형수지(8)로 몰딩되어 있으며, 외부리드(6)는 상기 성형수지(8)로 몰딩된 내부리드(3)와 연결되어 있다. 상술한 구조를 일반적으로 패키지(7)라 칭한다. 또한 상기 패키지(7)는 상기 외부리드(6)가 PCB(9)에 본딩되어 있다. 상기 패키지(7)를 실장하기 위해서는 외부리드(6)와 PCB(9)를 고온에로 본딩시켜야 한다. 그러나, 상기 외부리드(6)와 PCB(9)를 고온으로 본딩시키면 상기 패키지(7)내부에 함유되어 있던 수분이 기화되어 다이패드(2)와 성형수지(8)의 계면에서 응력(Stress)이 발생된다.상기 수분은 다이패드(2)의 하부에 주로 존재하는 것으로 성형수지(8)로 몰딩할 때나 또는 외부의 수분이 패키지(7)를 관통하여 형성된다.상기 다이패드(2)와 성형수지(8)의 계면에서 발생되는 응력은FIG. 2 is a sectional view taken along the line Y-Y 'of the package using the lead frame 1 of FIG. Referring to the structure of FIG. 2, the chip 10 is positioned on the die pad 2 of the lead frame 1 as shown in FIG. 1, and the chip 10 is formed of an inner lead by the gold wires 5. 3) is connected. In addition, the chip 10 is connected to the inner lead 3 by a gold wire 5. In addition, the lead frame to which the chip 10 is bonded is molded with a molding resin 8 made of a compound such as epoxy, and the outer lead 6 is an inner lead molded with the molding resin 8. ) The above-mentioned structure is generally called a package 7. In addition, the package 7 has the external lead 6 bonded to the PCB (9). In order to mount the package 7, the external lead 6 and the PCB 9 must be bonded to a high temperature. However, when the outer lead 6 and the PCB 9 are bonded to a high temperature, the moisture contained in the package 7 is vaporized to cause stress at the interface between the die pad 2 and the molding resin 8. The moisture is mainly present in the lower part of the die pad 2, and is formed when the molding resin 8 is molded or external moisture penetrates through the package 7. The stress generated at the interface of the molding resin 8

의 식으로 되고, Becomes the formula

여기서 a= 다이패드의 폭, b= 다이패드의 길이, h= 다이패드와 패키지 밑면 사이의 높이, P=수분이 기화할 때의 압력 등을 각각 나타낸다.Where a = width of the die pad, b = length of the die pad, h = height between the die pad and the bottom of the package, P = pressure when water vaporizes, and the like.

상기의 응력은 다이패드(2)의 폭 모서리의 중간부분에 집중하게 되어 패키지(7)에 크랙을 유발한다. 또한, 상기 수분은 다이패드(2)와 성형수지(8) 사이의 계면박리에 의해 접착력이 나빠지게 된다.The stress is concentrated in the middle portion of the width edge of the die pad 2, causing a crack in the package (7). In addition, the moisture is poor adhesion by the interface peeling between the die pad (2) and the molding resin (8).

제3도는 종래기술에 따른 반도체 장치용 리드프레임의 다른 실시예를 도시한 평면도이다. 상기와 같은 리드프레임(1)은 다이패드(2)에 다수의 딤플(Dimple)이 형성된 구조를 갖는다. 상기한 리드프레임(1)을 이용하여 상기 제2도와 같은 패키지(7)를 형성하면, 딤플들을 통해 칩(10)과 성형수지(8)가 접촉하므로 다이패드(2)와 성형수지(8) 사이의 접착력이 향상된다. 그러나, 패키지를 고온으로 실장할 때 수분이 기화되어 리드프레임 패드의 폭(a)의 중간에 집중되는 응력을 감소시키지 못하므로 크랙의 발생을 억제하지 못하는 문제점이 있었다.3 is a plan view showing another embodiment of the lead frame for a semiconductor device according to the prior art. The lead frame 1 as described above has a structure in which a plurality of dimples are formed on the die pad 2. When the package 7 as shown in FIG. 2 is formed using the lead frame 1, the die pad 2 and the molding resin 8 are in contact with the chip 10 and the molding resin 8 through dimples. The adhesion between them is improved. However, when the package is mounted at a high temperature, moisture is vaporized, so that stress that is concentrated in the middle of the width (a) of the lead frame pad cannot be reduced, thereby preventing the occurrence of cracks.

제4도는 종래기술에 따른 반도체 장치용 리드프레임의 또 다른 실시예를 도시한 평면도이다. 상기와 같은 리드프레임(1)은 다이패드(2) 표면의 중간부분에 슬롯(Slot)들이 형성된 구조를 갖는다. 상기 구조를 갖는 리드프레임(1)을 이용하여 제2도와 같은 패키지(7)를 형성하면 상기 슬롯들에 의해 응력을 감소시키는 효과가 있다. 그러나, 상기 응력은 다이패드 폭 모서리의 중간부분에 가장 많이 집중되는데 이 응력이 분산되지 않는 문제점이 있었다.4 is a plan view showing another embodiment of a lead frame for a semiconductor device according to the prior art. The lead frame 1 has a structure in which slots are formed in a middle portion of the surface of the die pad 2. Forming the package 7 as shown in FIG. 2 using the lead frame 1 having the above structure has the effect of reducing stress by the slots. However, the stress is most concentrated in the middle portion of the die pad width edge, there was a problem that this stress is not dispersed.

따라서 이 발명의 목적은 다이패드와 성형수지 사이의 접착력을 향상시킬 수 있는 반도체 장치용 리드프레임을 제공함에 있다.Accordingly, an object of the present invention is to provide a lead frame for a semiconductor device that can improve the adhesion between the die pad and the molding resin.

이 발명의 다른 목적은 패키지의 실장시 고온에 의해 발생되는 응력을 감소 및 분산시켜 패키지 크랙의 발생을 억제할 수 있는 반도체 장치용 리드프레임을 제공함에 있다.Another object of the present invention is to provide a lead frame for a semiconductor device that can suppress the generation of package cracks by reducing and dispersing stress caused by high temperature when the package is mounted.

상기와 같은 목적들을 달성하기 위하여 이 발명에 따른 반도체 장치용 리드프레임의 특징은, 반도체 칩을 어태치하기 위한 다이패드와, 이 다이패드의 양측을 물리적으로 지지하는 지지대와, 상기 반도체 칩과 금선등으로 연결되는 내부 리드들을 구비한 반도체 장치용 리드프레임에 있어서, 상기 다이패드는 다수개의 분할 패드들로 형성되어 지지대들에 의해 지지되어 서로 연결되어 있으며, 상기 분할패드의 가장자리는 스탬핑가공에 의해 형성되거나 딤플이 형성되는 점에 있다.In order to achieve the above objects, a feature of a lead frame for a semiconductor device according to the present invention includes a die pad for attaching a semiconductor chip, a support for physically supporting both sides of the die pad, the semiconductor chip and a gold wire. In a lead frame for a semiconductor device having internal leads connected to each other, the die pad is formed of a plurality of dividing pads, which are supported by supports and connected to each other, and the edges of the dividing pads are formed by stamping. At the point where it is formed or dimples are formed.

이하, 이 발명에 따른 반도체 장치용 리드프레임의 하나의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of a lead frame for a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

제5도는 이 발명에 다른 반도체 장치용 리드프레임의 평면도이고, 제6도는 상기 제5도를 X-X'선으로 절단한 단면도이다. 상기 리드프레임(11)은 다수의 리드프레임 분할패드(12)들을 갖는다. 상기 리드프레임 분할패드(12)들을 물리적으로 지탱하는 지지대(14)들은 리드프레임 분할패드(12)들 사이에도 형성되어 있다. 상기 리드프레임 분할패드(12)들의 모서리는 스탬핑(Stemping) 가공하여 눌러져 있다. 또한, 상기 리드프레임 분할패드(12)에 위치할 칩의 패드와 금선 등으로 연결된 내부리드(13)가 있으며, 이 내부리드(13)와 연결되어 패키지 실장시 PCB와 본딩되는 외부리드(도시하지 않음)이 형성되어 있다. 또한 분할패드(12)들의 모서리는 스탬가공으로 눌러져 있지만, 딤플을 형성할 수도 있음을 인지하여야 한다.FIG. 5 is a plan view of a lead frame for a semiconductor device according to the present invention, and FIG. 6 is a cross-sectional view taken along the line X-X 'of FIG. The leadframe 11 has a plurality of leadframe split pads 12. Supports 14 which physically support the lead frame split pads 12 are also formed between the lead frame split pads 12. The edges of the lead frame split pads 12 are pressed by stamping. In addition, there is an inner lead 13 connected to a pad of a chip to be positioned on the lead frame split pad 12 and a gold wire, and an outer lead connected to the inner lead 13 and bonded to a PCB when packaged (not shown). Not formed). It should also be appreciated that the edges of the split pads 12 are pressed with stamping, but may form dimples.

제7도는 상기 이 발명에 따른 리드프레임(11)를 이용한 패키지의 단면 구조도이다. 상기 제7도의 구조를 설명하면, 상기 리드프레임 분할패드(12)들 상에 칩(20)이 본딩되어 위치하면, 이 칩(20)은 금선(15)에 의해 내부리드(13)와 연결되어 있다. 또한, 상기 칩(20)이 본딩된 리드프레임(11)은 에폭시 등의 화합물로 이루어진 성형수지(18)로 몰딩되어 있으며, 이 성형수지(18)로 몰딩된 내부리드(13)에 외부리드(16)가 연결되어 있다. 상술한 구조를 이 발영을 적용한 상태의 패키지(17)라 한다. 상기 패키지(17)는 외부리드(16)가 PCB(19)에 본딩되어 실장되어 있다. 상기 패키지(17)를 PCB(19)에 실장하기 위해서는 외부리드(16)와 이 PCB(19)를 고온으로 본딩을 한다. 그러나, 고온으로 본딩을 하면 몰딩시나 또는 외부로부터 침투하여 리드프레임 분할패드(12)들의 하부에 존재하는 수분이 기화된다. 상기 수분기화시에 생기는 압력은 리드프레임 분할패드(12)들과 성형수지(18)의 계면사이에 응력을 발생한다. 상기 리드프레임 분할패드(12)들과 성형수지(18)의 사이에 발생되는 각각의 응력들은 [식2]와 같이 나타내어 진다.7 is a cross-sectional structural view of a package using the lead frame 11 according to the present invention. Referring to FIG. 7, when the chip 20 is bonded and positioned on the lead frame split pads 12, the chip 20 is connected to the inner lead 13 by a gold wire 15. have. In addition, the lead frame 11 to which the chip 20 is bonded is molded with a molding resin 18 made of a compound such as epoxy, and an outer lead is formed on the inner lead 13 molded with the molding resin 18. 16) is connected. The structure described above is referred to as a package 17 to which this emission is applied. The package 17 is mounted with an external lead 16 bonded to the PCB 19. In order to mount the package 17 on the PCB 19, the external lead 16 and the PCB 19 are bonded at a high temperature. However, when bonding at a high temperature, the moisture present in the lower part of the lead frame split pads 12 is vaporized during molding or penetrating from the outside. The pressure generated during the branching generates stress between the interface between the lead frame split pads 12 and the molding resin 18. Respective stresses generated between the lead frame splitting pads 12 and the molding resin 18 are expressed as shown in [Equation 2].

A : 리드프레임 분할패드의 폭, B : 리드프레임 분할패드의 길이, h : 리드프레임의 분할패드들과 패키지 밑면 사이의 높이, P : 수분의 기화시 압력이고이다.A is the width of the lead frame split pad, B is the length of the lead frame split pad, h is the height between the split pads of the lead frame and the bottom of the package, and P is the pressure at the evaporation of moisture. to be.

상기에서 리드프레임 분할패드(12)들이 4개라면 이 리드프레임 분할패드(12)들과 성형수지(18)의 계면 사이에서 발생되는 응력들의 합은 4가 된다. 따라서, 상기 리드프레임 분할패드(12)들과 성형수지(18)의 계면사이에서 발생되는 응력들의 합을 상기 [식1]과 비교하면 다음 [식3]과 같다.In the above, if the lead frame split pads 12 are four, the sum of the stresses generated between the interface between the lead frame split pads 12 and the molding resin 18 is 4. Becomes Therefore, the sum of the stresses generated between the interface between the lead frame split pads 12 and the molding resin 18 is as shown in [Equation 3].

상기에서 리드프레임 분할패드(12)들의 상부에 칩(10)을 위치시킬 때, 이 칩(10)을 리드프레임 분할패드(12)들과 접촉되지 않는 부분은 폭방향으로 M이 되고, 길이방향으로는 N이 된다. 따라서, a=2A+M, b=2B+N이 되며, 이것들을 상기 [식3]에 대입하면 [식4]가 구해진다.When the chip 10 is positioned above the lead frame split pads 12, a portion of the chip 10 that does not contact the lead frame split pads 12 becomes M in the width direction and is longitudinally extended. Becomes N. Therefore, a = 2A + M and b = 2B + N, and substituting these into [Equation 3] yields [Equation 4].

상기 [식4]는 제1도의 다이패드보다 이 발명에 따라 4개의 리드프레임 분할패드(12)들을 사용하였을 때보다 응력이 합이 작아지는 것을 나타내고 있다. 또한, 상기 응력의 합(4)이 상기 4개의 리드프레임 분할패드(12)들의 각각에 분산되어 인가되므로 이 리드프레임 분할패드(12)들의 폭모서리의 중간부분에 집중되는 응력들은 매우 작게 되어 패키지(17)에 크랙이 발생이되는 것을 줄일 수 있다. 그리고, 상기 리드프레임 분할패드(12)들은 모서리의 스템핑 가공에 의해 성형수지(18)와 접착력이 향상된다. 즉, 상기 성형수지(18)가 리드프레임 분할패드(12)들의 스템핑 가공된 모서리 부분을 상/하로 지지하므로 접착력이 향상된다. 따라서, 상기 리드프레임 분할패드(12)들과 성형수지(18)의 계면이 박리되는 것을 방지한다. 또한, 상기 리드프레임 분할패드(12)들에 다수개의 딤플을 형성하므로써 성형수지(18)와 접착력을 더욱 향상시킬 수 있다.[Equation 4] shows that the sum of stress is smaller than that of the four lead frame split pads 12 according to the present invention rather than the die pad of FIG. In addition, the sum of the stress (4 ) Are distributed and applied to each of the four lead frame split pads 12, so that stresses concentrated in the middle portion of the width edges of the lead frame split pads 12 are very small, and cracks are generated in the package 17. Can reduce the amount of In addition, the lead frame split pads 12 have improved adhesive strength with the molding resin 18 by stamping the edges. That is, since the molding resin 18 supports the stamped edge portions of the lead frame split pads 12 up and down, the adhesive force is improved. Therefore, the interface between the lead frame split pads 12 and the molding resin 18 is prevented from peeling off. In addition, by forming a plurality of dimples on the lead frame split pads 12, the molding resin 18 and the adhesive force may be further improved.

상술한 바와 SMT 패키지를 PCB에 실장할 때 발생되는 패키지 크랙을 방지하기 위하여 리드프레임의 패드 부분을 다수개로 분할하여 리드프레임의 분할된 패드들과 성형수지 사이의 계면에서 발생되는 응력을 감소 및 분할한다. 또한, 리드프레임의 분할된 패드들이 모서리 부분을 스템핑 가공하므로 성형수지가 모서리 부분을 상하로 지지하게 되어 접착력이 향상된다.As described above, the pad portion of the lead frame is divided into a plurality of pads in order to prevent package cracks generated when the SMT package is mounted on the PCB to reduce and divide the stress generated at the interface between the divided pads of the lead frame and the molding resin. do. In addition, since the divided pads of the lead frame stamp the edge portion, the molding resin supports the edge portion up and down, thereby improving adhesive strength.

따라서, 이 발명은 SMT 패키지를 PCB에 고온실장할 때 이 패키지에 가해지는 응력을 감소 및 분산시켜 크랙을 방지하며 다이패드와 성형수지의 접착력을 향상시켜 박리를 방지하므로 제품의 품질 및 신뢰성을 향상시킬 수 있는 이점이 있다.Therefore, the present invention prevents cracking by reducing and dispersing the stress applied to the SMT package at high temperature to the PCB, and improves the quality and reliability of the product by preventing the peeling by improving the adhesion between the die pad and the molding resin. There is an advantage to this.

Claims (1)

반도체 칩을 어태치하기 위한 다이패드와, 이 다이패드의 양측을 물리적으로 지지하는 지지대와, 상기 반도체 칩과 금선 등으로 연결되는 내부 리드들을 구비한 반도체 장치용 리드프레임에 있어서, 상기 다이패드는 다수개의 분할패드들로 형성되어 지지대들에 의해 지지되어 서로 연결되어 있으며, 상기 분할패드의 가장자리는 스탬핑가공에 의해 형성되거나 딤플이 형성됨을 특징으로 하는 반도체 장치용 리드프레임.A lead pad for a semiconductor device having a die pad for attaching a semiconductor chip, a support for physically supporting both sides of the die pad, and internal leads connected to the semiconductor chip by a gold wire or the like, wherein the die pad includes: A lead frame for a semiconductor device, characterized by being formed of a plurality of split pads, supported by supports and connected to each other, wherein the edges of the split pads are formed by stamping or dimples.
KR1019900022666A 1990-12-31 1990-12-31 Lead-frame of semiconductor device KR940003588B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900022666A KR940003588B1 (en) 1990-12-31 1990-12-31 Lead-frame of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900022666A KR940003588B1 (en) 1990-12-31 1990-12-31 Lead-frame of semiconductor device

Publications (2)

Publication Number Publication Date
KR920013683A KR920013683A (en) 1992-07-29
KR940003588B1 true KR940003588B1 (en) 1994-04-25

Family

ID=19309133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900022666A KR940003588B1 (en) 1990-12-31 1990-12-31 Lead-frame of semiconductor device

Country Status (1)

Country Link
KR (1) KR940003588B1 (en)

Also Published As

Publication number Publication date
KR920013683A (en) 1992-07-29

Similar Documents

Publication Publication Date Title
US6297547B1 (en) Mounting multiple semiconductor dies in a package
US6703713B1 (en) Window-type multi-chip semiconductor package
KR20010037247A (en) Semiconductor package
KR100355794B1 (en) leadframe and semiconductor package using the same
US5576246A (en) Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
KR20010056618A (en) Semiconductor package
US5468991A (en) Lead frame having dummy leads
JP2902919B2 (en) Surface mount type semiconductor device
JP2902918B2 (en) Surface mount type semiconductor device
KR940003588B1 (en) Lead-frame of semiconductor device
JPH11297917A (en) Semiconductor device and its manufacture
KR950025966A (en) Ball Grid Array Leadframe
KR100891649B1 (en) Method of manufacturing semiconductor package
KR0119757Y1 (en) Semiconductor package
JP2001267484A (en) Semiconductor device and manufacturing method thereof
KR940010548B1 (en) Semiconductor lead frame
KR100537893B1 (en) Leadframe and multichip package using the same
KR20000004424A (en) Stack chip package
KR100384334B1 (en) semiconductor package
KR20000027519A (en) Multi chip package
JP2002368184A (en) Multi-chip semiconductor device
KR940010298A (en) Semiconductor package and manufacturing method thereof
KR200179997Y1 (en) Structure of a heat slug for semiconductor package
KR100567045B1 (en) A package
KR940001148B1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010308

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee