KR940003558B1 - Planarizing method of semiconductor device - Google Patents
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Abstract
Description
제1a도 및 제1b도는 종래방법에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.1A and 1B are cross-sectional views for explaining a method of manufacturing a semiconductor device by a conventional method.
제2a도 내지 제2f도는 본 발명에 의한 반도체 장치의 평탄화법을 설명하기 위한 단면도들.2A to 2F are cross-sectional views illustrating a planarization method of a semiconductor device according to the present invention.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 셀어레이영역과 주변회로영역 사이에 있는 경제영역에 계단형의 연속적인 단차를 형성시킴으로써 표면평탄화를 도모한 반도체장치의 평탄화법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a planarization method of a semiconductor device for surface leveling by forming a stepped continuous step in an economic region between a cell array region and a peripheral circuit region.
반도체 메모리장치, 특히 디램(DRAN)장치는, 하나의 트랜지스터와 하나의 커패시터로 이루어진 셀들이 매트릭스 모양으로 배열되어 데이타(data)를 저장하는 역활을 하는 셀어레이영역과, 상기 셀어레이를 구동하여 각 셀에 데이타를 저장하거나 전송하는 역할을 하는 주변회로 영역으로 이루어져 있다.A semiconductor memory device, in particular, a DRAM (DRAN) device, includes a cell array region in which cells consisting of one transistor and one capacitor are arranged in a matrix and stores data, and each cell array is driven by driving the cell array. It consists of a peripheral circuit area that stores or transmits data in a cell.
반도체 메모리장치가 고집적 될수록 셀어레이영역과 주변회로영역 사이의 경제영역에서의의 수직단차는 더욱 더 커지게 되는데, 이는 주변회로영역에 형성되는 소자들이 단차(반도체기판 표면을 기준으로 했을때 그위에 형성되는 소자들의 높이)는 일정하게 유지되는 반면 셀어레이영역에 형성되는 셀들의 단차는 단위면적에 축적할 수 있는 셀커패시턴스의 증가요구에 따라 더욱더 증가되기 때문이다.The higher the density of the semiconductor memory device, the greater the vertical difference in the economic region between the cell array region and the peripheral circuit region, which is formed when the elements formed in the peripheral circuit region are stepped (based on the surface of the semiconductor substrate). This is because the heights of the elements) are kept constant while the step heights of the cells formed in the cell array region are increased according to the increase in cell capacitance that can be accumulated in the unit area.
제1a도 및 제1b도는 종래 방법에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들로서, 셀어레이영역과 주변회로영역 사이의 경제영역을 도시한 것이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device by a conventional method, and illustrate an economic region between a cell array region and a peripheral circuit region.
단위면적에 축적될 수 있는 셀커패시턴스의 증가와 공정의 단순화를 실현하기 위해 셀어레이영역에 형성되는 DRAM셀들의 커패시터를 스택(stack)형으로 형성하는 기술이 개발되고 있는데, 이는 메모리장치의 집적도가 증가될수록 셀어레이영역내에 형성되는 소자, 즉 메모리셀들의 단차를 증가시키는 결과를 초래하였다. 셀어레이영역내에 형성되는 소자들의 단차는 계속해서 증가되는 반면, 주변회로영역내에 형성되는 소자들의 단차는 계속해서 증가되는 반면, 주변회로영역내에 형성되는 소자들의 단차는 일정하게 유지되기 때문에 상기 셀어레이영역과 주변회로 영역사이의 경계영역에서의 표면단차는 고집적화와 더불어 더욱더 증가되는 추세에 있다.In order to realize an increase in cell capacitance that can be accumulated in a unit area and a simplification of the process, a technology for forming stacks of capacitors of DRAM cells formed in a cell array region has been developed. The increase resulted in an increase in the level of devices formed in the cell array region, that is, memory cells. The step of the elements formed in the cell array region continues to increase, while the step of the elements formed in the peripheral circuit region continues to increase, while the step of the elements formed in the peripheral circuit region remains constant. The surface step in the boundary region between the region and the peripheral circuit region tends to increase with higher integration.
하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀들이 매트릭스 모양으로 형성되어 있는 셀어레이영역과 상기 메모리셀들을 구동하기 위한 소자들이 형성되어 있는 주변회로영역 사이의 경계영역에, 임의의 도전층을 형성하기 위한 포토리소그라피(photolithography)공정중에서도 포토레지스트를 노광(expose)하는 공정을 도시한 상기 제1a도의 반도체장치는, 하부구조물(셀어레이영역에서는 메모리셀, 주변회로영역에서는 구동회로를 구성하는 소자들)이 형성되어 있는 반도체 기판 전면에 도전물질(63a)로, 예컨대 순수알루미늄 및 알루미늄합금을 증착하는 공정, 결과물 전면에 포토레지스트(68)을 그 표면이 평탄하도록 도포하는 공정 및 상기 임의의 도전층을 형성하기 위한 패턴이 그려져 있는 마스크(90)를 이용하여 상기 포토레지스트를 노광하는 공정에 의해 완성된다.To form an arbitrary conductive layer in a boundary region between a cell array region in which memory cells composed of one transistor and one capacitor are formed in a matrix and a peripheral circuit region in which elements for driving the memory cells are formed. The semiconductor device of FIG. 1A, which shows a process of exposing a photoresist even during a photolithography process, has a lower structure (elements constituting a driving circuit in a cell array region and a peripheral circuit region). A step of depositing pure aluminum and an aluminum alloy, for example, a pure aluminum and an aluminum alloy on the entire surface of the formed semiconductor substrate, a step of applying the photoresist 68 on the entire surface of the resultant surface, and the optional conductive layer. The photoresist is exposed using a mask 90 on which a pattern for forming is drawn. It is completed by the process.
패턴형성을 위한 상기 노광공정시, 단차부위 즉 경계영역에서 발생하는 빛의 난반사 현상은, 노광을 원하지 않는 영역의 포토레지스트까지 노광시켜 얻고자하는 패턴 영역을 방해하는데, 이는 상기 제1a도에 표시된 화살표(A부분)를 참조했을 경우, 수직(반도체기판 표면을 기준으로 했을때)으로 입사된 빛이 단차부의 경사에 의해 노광을 원하지 않는 영역(빗금친 부분)의 포토레지스트에까지 입사되기 때문이다.In the exposure process for pattern formation, the diffuse reflection phenomenon of light generated in the stepped portion or the boundary region interferes with the pattern region to be obtained by exposing the photoresist of the undesired region to the photoresist, which is shown in FIG. This is because when the arrow (part A) is referred to, the light incident vertically (when the semiconductor substrate surface is referred to) enters the photoresist in the area where the exposure is not desired (hatched) due to the inclination of the stepped portion.
경계영역에 형성된 도전층(63)을 도시한 상기 제1b도에서는, 빛의 난반사등에 의해 발생하는 포토레지스트의 패턴망가짐에 의해 발생하는 도전층(63)의 망가짐(C부분)현상 및 단차부의 모서리를 따라 형성된 다리(bridge) (B부분) 등을 발견할 수 있는데, 이는 심한 단차부에서 발생하는 일반적인 현상으로서 소자의 신뢰성에 치명적인 악영향을 미친다.In FIG. 1B showing the conductive layer 63 formed in the boundary region, the fracture (C part) phenomenon of the conductive layer 63 caused by the pattern break of the photoresist generated by diffuse reflection of light, etc., and the corner of the stepped portion Bridges (part B) formed along the edges can be found, which is a common phenomenon that occurs in severe stepped parts, which has a fatal adverse effect on the reliability of the device.
본 발명의 목적은 계단형의 연속적인 단차를 형성시켜 표면평탄화를 도모한 반도체장치의 평탄화법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a planarization method of a semiconductor device in which surface leveling is achieved by forming a stepped continuous step.
본 발명의 상기 목적은 셀어레이영역과 주변회로영역으로 구성되는 반도체 메모리장치를 제조하는데 있어서, 상기 셀어레이영역에만 형성되는 물질층들을 상기 셀어레이영역과 주변회로영역 사이의 경계영역에서 형성할때, 각 물질층의 끝부분을 일정간격을 두고 형성시킴으로써 계단형의 연속적인 단차를 형성시키는 것을 특징으로 하는 반도체장치의 평탄화법에 의해 달성된다.The object of the present invention is to fabricate a semiconductor memory device comprising a cell array region and a peripheral circuit region, wherein when the material layers formed only in the cell array region are formed at the boundary region between the cell array region and the peripheral circuit region. By forming the end portions of the material layers at regular intervals, the semiconductor device is planarized by forming a stepped continuous step.
이하, 첨부한 도면을 참조하여 본 발명을 더욱더 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1a도 및 제1b도에서 설명한 참조부호와 동일한 부호는 동일부분을 의미한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention. In the following figures, the same reference numerals as the reference numerals described in FIGS. 1A and 1B mean the same parts.
제2a도 내지 제2f도는 본 발명에 의한 반도체장치의 평탄화법을 설명하기 위한 단면도들로서, 셀어레이영역과 주변회로영역 사이의 경계영역에서의 물질층 형성방법을 자세하게 설명한다.2A to 2F are cross-sectional views illustrating a planarization method of a semiconductor device according to the present invention, and a method of forming a material layer in a boundary region between a cell array region and a peripheral circuit region will be described in detail.
먼저, 제2a도를 참조하면, 셀어레이영역 내에는 메모리셀을 구성하는 트랜지스터를, 주변회로영역내에는 주변회로를 구성하는 소자들을 형성하는 공정을 도시한 것으로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분된 반도체기판(10)의 상기 활성영역 및 비활성영역으로 구분된 반도체기판(10)의 상기 활성영역 중에서도 셀어레이영역에 속하는 활성영역에는 메모리셀을 구성하는 억세스(Access) 트랜지서터를 형성하기 위한 게이트전극을, 주변회로영역에 속하는 활성영역에는 주변회로를 구성하는 트랜지스터를 형성하기 위한 게이트전극을 패터닝하고, 자기정합적인 불순물확산 공정에 의해 소오스영역(14) 및 드레인영역(16)을 형성시킨 후 (이때 상기 소오스영역 및 드레인영역의 불순물 확산농도는 1017~1019이온/㎤ 정도이다), 결과물 전면에 절연물질을 도포함으로써 스페이서(spacer) 형성용 물질층(20)을 형성한다.First, referring to FIG. 2A, a process of forming transistors constituting a memory cell in a cell array region and elements constituting a peripheral circuit in a peripheral circuit region is illustrated, which is activated by the field oxide film 12. Among the active areas of the semiconductor substrate 10 divided into a region and an inactive region, an access region constituting a memory cell is included in an active region belonging to a cell array region among the active regions of the semiconductor substrate 10. The gate electrode for forming the jitter is patterned, and the gate electrode for forming the transistor constituting the peripheral circuit is patterned in the active region belonging to the peripheral circuit region, and the source region 14 and the drain region are formed by a self-matching impurity diffusion process. After (16) was formed (the impurity diffusion concentration in the source and drain regions was about 10 17 to 10 19 ions / cm 3), the resultant The spacer layer forming material layer 20 is formed by applying an insulating material to the entire surface.
제2b도를 참조하면, 주변회로영역내의 트랜지스터에만 LDD(Lightly Doped Drain) 구조를 형성하는 공정을 도시한 것으로, 셀어레이영역만을 피복하는 포토레지스트패턴(70)을 형성한 후, 상기 포토레지스트패턴을 식각마스크로 한 이방성식각을 결과물전면에 행함으로써 주변회로영역에 형성된 게이트전극의 측벽에 상기 스페이서 형성용 물질층으로 형성된 스페이서(22)를 형성하고, 상기 스페이서(22)와 자기정합적으로 불순물을 도오프함으로써 상기 주변회로영역을 구성하는 트랜지스터의 불순물확산 영역을 LDD구조로 형성한다.Referring to FIG. 2B, a process of forming a lightly doped drain (LDD) structure only in a transistor in a peripheral circuit region is illustrated. After forming a photoresist pattern 70 covering only a cell array region, the photoresist pattern is formed. The anisotropic etching using the etch mask is performed on the entire surface of the resultant product to form spacers 22 formed of the spacer layer on the sidewalls of the gate electrodes formed in the peripheral circuit region, and to self-align impurities with the spacers 22. By turning off, the impurity diffusion region of the transistor constituting the peripheral circuit region is formed in the LDD structure.
제2c도를 참조하면, 스토리지전극을 트랜지스터의 소오스영역(16)의 접속시키기 위한 콘택홀(9) 형성을 위한 공정을 도시한 것으로서, 주변회로영역 내의 트랜지스터를 LDD구조로 형성한 후, 결과물전면에 절연물질을 재도포함으로써 상기 주변회로영역에 형성된 소자들을 졀연시키기 위한 제1층간절연층(24)을 형성한다. 이어서, 셀어레이 영역내의 소오스영역을 노출시키기 위한 포토레지스트패턴(72)을 이용한 이방성식각을 행함으로써 스토리지전극을 상기 소오스영역(16)과 접촉시키기 위한 콘택홀(9)을 완성한다.Referring to FIG. 2C, a process for forming the contact hole 9 for connecting the storage electrode to the source region 16 of the transistor is shown. After forming the transistor in the peripheral circuit region in the LDD structure, the front surface of the resultant product is formed. By re-coating an insulating material on the first interlayer insulating layer 24 for forming elements formed in the peripheral circuit region. Subsequently, anisotropic etching is performed using the photoresist pattern 72 for exposing the source region in the cell array region, thereby completing the contact hole 9 for contacting the storage electrode with the source region 16.
제2d도를 참조하면, 셀어레이영역내에 셀커패시터(C)를 형성하는 공정을 도시한 것으로서, 상기 콘택홀(제2c도의 참조부호 9)이 형성되어 있는 결과물전면에 제1도전 물질을 중착/패터닝함으로써 상기 소오스영역(16)과 접속하는 스토리지전극(40)을 형성하고, 상기 스토리지전극 전면에 유전체막(41)을 형성한 후, 결과물전면에 제2도전물질을 중착/패터닝하여 플레이트전극(42)을 형성함으로써 스토리지전극(40), 유전체막(41) 및 플레이트전극(42)으로 구성하는 셀커패시터(C)를 완성한다.Referring to FIG. 2D, a process of forming the cell capacitor C in the cell array region is shown. The first conductive material is deposited on the entire surface of the resultant material in which the contact hole (reference numeral 9 of FIG. 2C) is formed. By patterning, the storage electrode 40 is formed to be connected to the source region 16, the dielectric film 41 is formed on the entire surface of the storage electrode, and the second conductive material is deposited and patterned on the entire surface of the resultant plate electrode. By forming 42, the cell capacitor C composed of the storage electrode 40, the dielectric film 41 and the plate electrode 42 is completed.
이때, 상기 플레이트전극을 형성하기 위한 패터닝공정시, 셀어레이영역 내부에 형성되는 플레이트전극은 각 셀단위로 한정되고, 셀어레이영역과 주변회로영역 사이의 경계영역에 형성되는 플레이트 전극은 종래방법에서는 상기 스페이서 형성을 위한 물질층(제2a도 및 제2b도의 참조부호 20)과 일치되게 패터닝되었지만 (제1a도 및 제1b도 참조), 본 발명에서는 상기 물질층과 일정간격(L1)을 유지한 채 형성되어야 한다.At this time, in the patterning process for forming the plate electrode, the plate electrode formed inside the cell array region is limited to each cell unit, and the plate electrode formed in the boundary region between the cell array region and the peripheral circuit region is conventional. Although patterned according to the material layer for forming the spacer (reference numeral 20 of FIGS. 2A and 2B) (see FIGS. 1A and 1B), the present invention maintains a predetermined distance L 1 from the material layer. It must be formed.
제2e도를 참조하면, 비트라인(50)을 형성하는 공정을 도시한 것으로서, 셀커패시터(C)가 형성되어 있는 결과물전면에 상기 셀커패시터를 절연시키기 위한 제2층간절연층(26)을 형성하고, 상기 제2층간절연층(26) 전면에 제3도전물질을 중착/패터닝(비트라인 형성을 위한 포토레지스패턴(76)을 이용)함으로써 상기 비트라인(50)을 완성한다. 이때 경제영역에 형성되는 상기 비트라인의 끝부분은 상기 플레이트 전극의 끝부분의 일정간격(L2)을 유지한 채 형성된다.Referring to FIG. 2E, a process of forming the bit line 50 is illustrated. A second interlayer insulating layer 26 is formed on the resultant surface on which the cell capacitor C is formed to insulate the cell capacitor. The bit line 50 is completed by depositing / patterning a third conductive material on the entire surface of the second interlayer insulating layer 26 (using the photoresist pattern 76 for forming a bit line). At this time, the end of the bit line formed in the economic region is formed while maintaining a predetermined distance (L 2 ) of the end of the plate electrode.
제2f도를 참조하면, 제1금속층(60) 및 제2금속층(62)을 형성하는 공정을 도시한 것으로서, 비트라인이 형성되어 있는 결과물전면에 상기 비트라인을 절연시키기 위한 제3층간절연층(28)을 형성한 후, 셀어레이영역 내에 상기 제1금속층(60)을 형성하고, 이어서, 상기 제1금속층을 절연시키기 위한 제4층간절연층(30)을 형성한다.Referring to FIG. 2F, a process of forming the first metal layer 60 and the second metal layer 62 is shown. The third interlayer insulating layer for insulating the bit line on the entire surface of the resultant bit line is formed. After the 28 is formed, the first metal layer 60 is formed in the cell array region, and then a fourth interlayer insulating layer 30 for insulating the first metal layer is formed.
특히 제2금속층(62)이 셀어레이영역과 주변회로영역 사이의 경계영역에 형성될 경우, 종래방법에 의하면, 상기 경계영역에서 발생하는 표면단차에 의해 상기 제2금속층이 패턴이 망가지는 등 (상기 제1b도 참조)의 현상이 발생하지만, 본 발명의 방법에 의하면, 상기 경계영역에 형성되는 물질층들을 계단모양으로 형성함으로써 상기 경계영역의 표면을 완만하게 형성할 수 있으므로, 그 위에 형성되는 상기 제2금속층(62)을 신뢰성 있게 형성할 수 있다.In particular, when the second metal layer 62 is formed in the boundary region between the cell array region and the peripheral circuit region, according to the conventional method, the pattern of the second metal layer is broken due to the surface difference occurring in the boundary region. However, according to the method of the present invention, the surface of the boundary region can be smoothly formed by forming the material layers formed in the boundary region in a step shape. The second metal layer 62 may be reliably formed.
본 발명에 의한 반도체장치의 평탄화법에 의하면, 셀어레이영역에만 사용된 물질층들을 주변회로영역에서는 사용하지 않는 경우, 종래방법에서 발생되는 경계영역에서의 문제점을 개선하고자 상기 물질층들의 끝부분을 서로 일정간격을 유지한 채로 형성시킴으로써 경계영역에서의 평탄화공정시 수직단차를 쉽게 개선할 수 있어 이후의 금속화공정을 신뢰성 있게 달성할 수 있다.According to the planarization method of the semiconductor device according to the present invention, when the material layers used only in the cell array region are not used in the peripheral circuit region, the end portions of the material layers may be removed to improve the problem in the boundary region generated by the conventional method. By forming them to be maintained at a constant distance from each other, it is possible to easily improve the vertical step during the planarization process in the boundary region, it is possible to reliably achieve the subsequent metallization process.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 통상의 지식을 가진자에 의해 가능함은 명백하다.It is apparent that the present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art within the technical idea of the present invention.
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