KR940001725B1

KR940001725B1 - A/d converter

Info

Publication number: KR940001725B1
Application number: KR1019900006378A
Authority: KR
Inventors: 정인승
Original assignee: 만도기계 주식회사; 정몽원
Priority date: 1990-05-07
Filing date: 1990-05-07
Publication date: 1994-03-05
Also published as: KR910021045A

Abstract

The device includes a sampling unit (B2) for sequencially outputting the sampling signals through the sampling and holding of the input signals, an A/D conversion unit (B1) for converting the analog signal into the digital signals, an interface unit (B9) for outputting the buffering data to the control unit, a channel selecting unit (B5) for outputting the corresponding channel, a sample and hold control unit (B6) for outputting the control signal, a timer unit (B4) for outputting the square wave to the channel selecting unit (B5), and a DMA control unit (B8) for controlling the DMA transmission.

Description

A / D Inverter

제1도는 본발명의 구성을 나타낸 블록도이다.1 is a block diagram showing the configuration of the present invention.

제2도는 본발명에 사용되는 컴퓨터의 인터페이스부를 나타낸 회로도이다.2 is a circuit diagram showing an interface unit of a computer used in the present invention.

제3도는 본발명의 디지틀로직부를 나타낸 회로도이다.3 is a circuit diagram showing a digital logic portion of the present invention.

제4도는 본발명의 아날로그신호처리부를 나타낸 회로도이다.4 is a circuit diagram showing an analog signal processor of the present invention.

제5b도 내지 제5c도는 본발명에 의한 A/D 변환의 한 사이클 동안 주요 신호의 파형을 도시한 파형도이다.5b to 5c are waveform diagrams showing the waveforms of the main signals during one cycle of the A / D conversion according to the present invention.

제6도는 DMA 제어수단의 신호파형도이다.6 is a signal waveform diagram of the DMA control means.

본발명은 A/D 변환장치에 관한 것으로, 특히 다수의 채널에서 입력된 다수의 신호를 샘플링하여 컴퓨터의 메모리에 DMA(Direct Memory Access; 직접 엑세스의 의미 이후 DMA라 통칭)방식으로 전송할 수 있게한 A/D 변환장치에 관한 것이다. 종래의 A/D 변환장치는 다수의 채널에 입력되는 아날로그 신호를 순차적으로 샘플링한 후 A/D 변환시켜서 메모리등에 격납하는 형태의 구조로 되어 있으므로 각각의 채널에 입력된 아날로그 신호가 샘플링 주기만큼의 시간차를 갖게된다.The present invention relates to an A / D converter, and in particular, it is possible to sample a plurality of signals input from a plurality of channels so that they can be transferred to a computer memory in a direct memory access (DMA) scheme. A / D converter. The conventional A / D converter has a structure in which analog signals input to a plurality of channels are sequentially sampled, and then A / D converted and stored in a memory, and so on. There will be a time difference.

따라서 종래의 A/D 변환장치는 다수의 물리량을 상호 시간차를 배제하면서 동시에 측정하여 데이터를 얻을 수 없었다. 즉 동시성이 요구되는 측정등에 부적합하였다. 또 몇 개의 A/D 변환장치 모듈은 인터럽트(Interrupt)에 의한 동시 샘플링이 가능하나 아날로그 신호를 디지틀 값으로 변환한 데이터를 스프트웨어로 메모리에 저장하고, 채널변경을 제어하고 있기 때문에 하드웨어에 의한 제어보다 시간적으로 느린 단점이 있다. 또한 소프트웨어의 개발이 필수적이었던 것이다.Therefore, conventional A / D converters cannot measure data by simultaneously measuring a large number of physical quantities while excluding mutual time differences. In other words, it was not suitable for measurements requiring concurrency. In addition, several A / D converter modules can perform simultaneous sampling by interrupts, but because they store data converted from analog signals into digital values in memory by using software and control channel changes, It has the disadvantage of being slow in time. Software development was also essential.

이러한 점에서 비추어볼때, 본발명은 다수의 물리량을 하드웨어적으로 동시에 측정할 수 있다면 더욱 정밀한 측정기기의 신뢰성을 구축할 수 있다는 점에 착안되었다.In light of this, the present invention has been conceived that if a plurality of physical quantities can be measured at the same time in hardware, it is possible to build a more accurate measuring instrument reliability.

그러므로 동시에 측정한 다수의 물리량으로 되는 아날로그 신호를 디지틀 신호로 직접 변환이 가능하다면 각 물리량에 대한 신호처리의 상호관계를 더욱 명확하게 측정할수 있다.Therefore, it is possible to more clearly measure the correlation of signal processing for each physical quantity if it is possible to directly convert analog signals of multiple physical quantities simultaneously measured into digital signals.

즉, 외부 파라메터신호를 정량 분석적으로 처리하기 위한 소프트웨어적 방법보다 DMA 접근 방식에 의해서 모든 물리량의 입력신호를 동시에 하드웨어적으로 처리할수 있다면 더욱 바람직하다. 따라서 본발명의 목적은 다수의 채널에 입력되는 아날로그 신호를 동시에 샘플링하는 A/D 변환장치를 제공하는 것이다. 본 발명의 다른 목적은 모든 채널에 대한 아날로그신호를 순차로 A/D 변환하고, 다음의 주기에서 동과정을 반복하는 A/D 변환장치를 제공하는 것이다.In other words, it is more desirable to be able to process the input signals of all physical quantities in hardware by the DMA approach rather than software method for quantitatively processing external parameter signals. Accordingly, an object of the present invention is to provide an A / D converter for simultaneously sampling analog signals input to multiple channels. Another object of the present invention is to provide an A / D conversion apparatus that sequentially converts analog signals for all channels by A / D and repeats the same process in the next period.

또한 본발명의 또다른 목적은 모든 채널에 대한 아날로그 신호를 하드웨어에 의하여 A/D 변환하여 컴퓨터 메모리에 저장함으로써 컴퓨터에 의한 처리를 용이하게 하는 A/D 변환장치를 제공하는 것이다. 또한 본발명의 또 다른 목적은 다수의 채널에 대한 물리량을 A/D 변환하여 DMA 방식으로 전송하는 A/D 변환장치로 제공하는 것이다.It is still another object of the present invention to provide an A / D conversion device that facilitates processing by a computer by A / D conversion of analog signals for all channels by hardware and storage in a computer memory. In addition, another object of the present invention is to provide an A / D conversion apparatus for A / D conversion of the physical amount for a plurality of channels to be transmitted in a DMA method.

그러므로 본발명에 따른 A/D 변환장치는 다수의 입력을 동시에 샘플 앤드 홀드(Sample and Hold)하여 매 A/D 변환시 한 채널에 대응하는 샘플 앤드 홀드 소자를 A/D 변환소자와 연결시키는 샘플링수단과, 12비트의 분해능을 갖는 범용 A/D 변환소자를 2개의 바이폴라 입력영역(-5V부터 +5V까지 또는 -10V부터 +10V까지)의 겸용으로 사용할수 있도록 한 A/D 변환수단과, A/D 변환수단에서 출력되는 12비트의 데이터를 증폭시킴과 동시에 하위 8비트와 상위 4비트로 분리시켜 2회 DMA 전송할수 있게 구성된 인터페이스수단과, 하드웨어에 의한 A/D 변환 및 DMA 전송을 트리거하는 트리거수단과, 최초입력채널번호 및 최종채널번호를 BCD 값으로 채널선택수단으로 대치시키는 PIO부와, 카운터 소자들과 프로그램에 의해 적절한 주기의 클록을 발생기켜 A/D 변환 제어수단에 공급하는 타이머수단과, 상기 타이머 수단으로부터 신호를 받아 클록신호를 발생시키고, 그 클록신호로 BCD 카운터를 "1"씩 증가시키고, 가산기에 상기 BCD 카운터 출력값을 받아 PIO부에서 전송되어지는 최초입력 채널번호와 가산하고, 비교기에서 그 가산된 값과 최후입력 채널번호와 비교하고 그 결과치를 샘플인드 홀드 제어수단으로 보내고, 샘플 앤드 홀드 제어수단에서 전송되어오는 제어신호에 의해 BCD 카운터를 클리어시키고, 또한 가산기 출력값을 디코딩하여 다음번 A/D 변환할 채널을 지정하는 신호를 보내는 채널선택수단과, 상기 A/D 변환수단으로 부터의 신호를 받아 컴퓨터로 DMA를 요청하는 DMA 제어수단과, 상기 A/D 변환수단과 채널선택수단에서 신호를 받아 샘플링 및 홀딩을 제어하는 샘플 앤드 홀드 제어수단과, 상기 A/D 변환수단으로 변환 제어신호를 전송하는 변환시작신호를 발생시켜 상기 A/D 변환수단을 제어하는 A/D 변환제어수단으로 구성된다.Therefore, the A / D converter according to the present invention is a sample means for sampling and holding a plurality of inputs at the same time to connect the sample and hold element corresponding to one channel with the A / D conversion element at every A / D conversion. And A / D conversion means for allowing a general purpose A / D conversion device having a resolution of 12 bits to be used in combination of two bipolar input areas (-5V to + 5V or -10V to + 10V), and A Interface means configured to amplify the 12-bit data output from the / D conversion means and to separate the lower 8 bits and the upper 4 bits and transmit the DMA twice, and to trigger the A / D conversion and the DMA transfer by hardware. Means, a PIO unit for replacing the first input channel number and the last channel number with a channel selection means with a BCD value, and generating a clock of an appropriate period by the counter elements and a program to supply the A / D conversion control means. A timer means, generates a clock signal by receiving the signal from the timer means, increments the BCD counter by " 1 " by the clock signal, receives the BCD counter output value from an adder, and transmits an initial input channel number transmitted from the PIO unit. Adds, compares the added value with the last input channel number in the comparator, sends the result to the sample-and-hold control means, clears the BCD counter by the control signal transmitted from the sample-and-hold control means, and adds the output value of the adder. Channel selection means for sending a signal specifying a channel for the next A / D conversion by decoding the DMA, DMA control means for receiving a signal from the A / D conversion means, and requesting a DMA to a computer, and the A / D conversion means; And sample and hold control means for receiving a signal from the channel selection means and controlling sampling and holding; Generates a conversion start signal for transmitting is configured to A / D conversion control means for controlling the A / D conversion means.

따라서, 본발명의 작용효과는 다음과 같다. 다수의 입력을 동시에 샘플링하고, 그 샘플링신호를 제어신호에 의해 순차로 A/D 변환하고, 변환된 데이터를 컴퓨터 메모리에 DMA 방식으로 전송하고, 한 샘플링 주기에 상기 과정이 전부 이루어지게 하기 위하여 사전에 설정된 최초 채널번호를 "1"씩 증가시켜 그 값을 디코딩하여 다음 채널의 입력신호를 A/D 변환하여 DMA 전송하고, 이 과정이 또 다음 채널에 대해 이루어져 최후 채널까지 완료하면, 다음 샘플링 주기에 최초채널로 복귀하고, 상기의 샘플링, A/D 변환, DMA 전송이 반복되는 구성으로 되어 있어서, 다수의 채널에서 입력되는 다수의 물리량을 동시에 측정하여 컴퓨터 메모리에 저장함으로써 컴퓨터에 의한 측정데이터의 처리가 용이하게 되어 있다. 도면을 참고로 하여 본 발명의 일실시예를 설명하면 다음과 같다. 전원을 공급하면 컴퓨터는 초기화 작동을 하게된다.Therefore, the effects of the present invention are as follows. In order to simultaneously sample a plurality of inputs, A / D conversion of the sampling signals sequentially by a control signal, transfer the converted data to a computer memory in a DMA manner, and to perform all the above steps in one sampling period. Decreases the first channel number set by "1" by 1, decodes the value, A / D converts the input signal of the next channel, and transfers it to the DMA. In this configuration, the sampling, A / D conversion, and DMA transfer are repeated, and a plurality of physical quantities inputted from a plurality of channels are simultaneously measured and stored in a computer memory. Processing is easy. Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings. When the power is supplied, the computer will be initialized.

즉 컴퓨터(예를들면 IBM-XT, AT)에서 RESET="1"의 신호가 본발명에 의한 장치로 전송되어 제2도에 도시된 버퍼(U₈)를 통하여 제3도에 도시된 인버터(U₁₈₁)에서 반전되어 AND 게이트(U₁₉₁, U₁₉₄)에 입력된다. AND 게이트(U₁₉₁, U₁₉₄) 출력은

="0",

="0"가 되며,

="0"신호는 단 안정멀티 바이브레이터(U₃₃)의 클리어단자로 전송되어 단안정멀티 바이브레이터를 클리어시키고 동시에 인버터(U₁₈₆)를 거쳐

="1"신호가 되어 PIO(U₁₃)을 클리어시키고, 채널선택부(B₅)의 OR 게이트(U₂₁₄)를 거쳐 인버터(U₁₈₄)에서 반전되어 NAND 게이트(U₂₂₃)에 "0"값을 입력하게 된다.That is, a signal of RESET = "1" is transmitted from the computer (for example, IBM-XT, AT) to the device according to the present invention, and through the buffer U ₈ shown in FIG. Inverted at U ₁₈₁ and input to the AND gates U ₁₉₁ and U ₁₉₄ . The AND gate (U ₁₉₁ , U ₁₉₄ ) output is

= "0",

The = "0" signal is sent to the clear terminal of the monostable multivibrator (U ₃₃ ) to clear the monostable multivibrator and simultaneously via the inverter (U ₁₈₆ ).

Becomes " 1 " signal to clear PIO U ₁₃ , is inverted in inverter U ₁₈₄ via OR gate U ₂₁₄ of channel selector B ₅ , and " 0 " to NAND gate U ₂₂₃ . You will enter a value.

한편 OR게이트(U₂₁₂)의 출력은 "1"이 된다. 즉 PIO(U₁₃), 포트 B군(PB₀∼PB₃)에 설정된 최후 채널번호신호와 가산기(U₁₄)의 출력값과 비교기(U₁₇)에서 같지 않을때 비교기 출력단자(A=B)에서의 신호 AB="1"이 된다.On the other hand, the output of the OR gate U ₂₁₂ is "1". That is, when the last channel number signal set in PIO (U ₁₃ ), port B group (PB ₀ ~ PB ₃ ) and the output value of the adder (U ₁₄ ) are not the same in the comparator (U ₁₇ ), the comparator output terminal (A = B) Signal AB = "1".

따라서 변환시작신호 (

) 값에 관계없이 OR게이트(U₂₁₂)는 "1"을 출력한다. NAND게이트(U₂₂₃)는 "1"의 값을 출력하여 BCD카운터(U₁₅)를 클리어한다. 또한 제3도에 도시된 AND 게이트(U₁₉₄)에서 출력된

="0"신호는 채널선택부(B₅)의 D플립플롭(U₁₁₂)을 클리어시키고, 동시에 DMA 제어부(B₈)의 D플립플롭(U₁₈₂)에 전송되어 D플립플롭(U₁₀₂)을 클리어시키고, 그리고 AND 게이트(U₂₀₂)를 거쳐 D플립플롭(U₁₁₁)을 클리어시킨다.Therefore, conversion start signal (

Regardless of the value of), the OR gate U ₂₁₂ outputs "1". The NAND gate U ₂₂₃ outputs a value of "1" to clear the BCD counter U ₁₅ . Also output from the AND gate U ₁₉₄ shown in FIG.

The signal " 0 " clears the D flip flop U ₁₁₂ of the channel selector B ₅ and is simultaneously transmitted to the D flip flop U ₁₈₂ of the DMA control unit B ₈ so as to transmit the D flip flop U ₁₀₂ . Is cleared and the D flip-flop U ₁₁₁ is cleared through the AND gate U ₂₀₂ .

또 이신호는 제4도에 도시된 샘플링부(B)의 D플립플롭(U₃₂₁)을 클리어시키고, 동시에 트리거부(B₁₀)의 AND게이트(U₂₄₂)를 거쳐 D플립플롭(U₃₂₂)을 클리어 시킨다. 그러므로 전체 시스템에 대한 리세트가 완료된후 카운터부(B₄)의 타이머/카운터(U₁₂)와 PIO(B₃)의 PIO(U₁₃)은 소프트웨어의 명령에 의해 타이머/카운터(U₁₂)는 구형파 속도 발생기로서 동작하도록 셋팅되고, PIO(U₁₃)는 출력모드로 동작되도록 셋팅된다.This signal also clears the D flip-flop U ₃₂₁ of the sampling unit B shown in FIG. 4, and at the same time passes through the AND gate U ₂₄₂ of the triggering unit B ₁₀ to the D flip-flop U ₃₂₂ . Clear it. Therefore, the timer / counter (U ₁₂₎ and the _{PIO (B 3) PIO (U} 13) is a timer / counter (U ₁₂₎ by a command of the software, after the reset of the entire system is completed the counter (B ₄₎ is It is set to operate as a square wave speed generator, and the PIO U ₁₃ is set to operate in an output mode.

이렇게 초기화 과정이 끝나면 DMA 모드시 소프트웨어에 의해 컴퓨터(예를들면 IBM-XT, AT)는 제2도에서와 같이 그의 어드레스버스(A₂, A₃, A₄)를 통하여 데이터를 버퍼(U₃)에 전송하고, 데이터버스(D₀∼D₇)를 통하여 데이터를 버퍼(U₁)로 전송함과 동시에 각종 제어신호를 버퍼(U₂)에 전송하므로, NAND게이트(U₄₀₄)에서는 비교기(U₆)의 신호(A=B)를 수신하는 버퍼(U₂)신호와 논리회로 즉, OR게이트(U₄₀₂)와 인버터(U₄₀₁), AND게이트(U₇₀₂)를 차례로 경유한 신호를 수신하여 신호 "0"를 출력한다.Thus the end of the initialization process computer by at DMA mode software (e.g., IBM-XT, AT) is a buffer of data through his address bus _{_{(A 2, A 3, A}} 4) , as shown in FIG. 2 (U ₃ ) transmission, and the data bus (D ₀ ~D ₇₎ because the transmission of various control signals for the data and at the same time transferred to the buffer (U ₁₎ in the buffer (U ₂₎ through, NAND gate (U ₄₀₄₎ to the comparator ( Receives a buffer (U ₂ ) signal that receives the signal (A = B) of U ₆ and a logic circuit, that is, a signal through an OR gate (U ₄₀₂ ), an inverter (U ₄₀₁ ), and an AND gate (U ₇₀₂ ) in that order. To output the signal "0".

이 신호는 디멀티플렉서(U₅)의 인에이블단자(G₂A)에 전송되어 어드레스데이터(A₂, A₃, A₄)값에 다라 8개의 출력단자 중 한개가 "0"신호를 출력하게 된다. 실예를 들어 소프트웨어 명령에 의해

="0"신호가 제4도에 되시된 트리거부(B₁₀)의 인버터(U₂₆₂)를 거쳐 OR게이트(U₂₇₄)에서 외부 트리거신호와 OR연산되고, 그 출력이 D플립플롭(U₃₂₂)의 클록단자에 전송되고, D플립플롭(U₃₂₂)의 입력단자(D)에 인가되어 있던 "1"신호가 출력단자(Q)에서 출력된다.This signal is transmitted to the enable terminal G ₂ A of the demultiplexer U ₅ so that one of the eight output terminals outputs a "0" signal depending on the address data A ₂ , A ₃ , A ₄ . . By software instructions, for example

The " 0 " signal is ORed with the external trigger signal at the OR gate U ₂₇₄ via the inverter U ₂₆₂ of the trigger portion B ₁₀ shown in FIG. 4, and its output is a D flip-flop (U _322). Is transmitted to the clock terminal of "), and the " 1 " signal applied to the input terminal D of the D flip-flop U ₃₂₂ is output from the output terminal Q.

그 출력신호는 제5c도에 도시된 파형과 같이 트리거이네이블신호(TE)가 T="1"로 되어 DMA 모드에 의한 A/D 변환을 허락한다. 이 트리거이네이블신호(TE)가 1일때는 DMA 전송을 위한 모드선택이 된다(이후 상세히 기술됨).As for the output signal, the trigger enable signal TE becomes T = " 1 " as in the waveform shown in FIG. 5C to allow A / D conversion in the DMA mode. When this trigger enable signal TE is 1, it is a mode selection for DMA transfer (described in detail later).

제2도는 컴퓨터(예를들면 IBM-XT, AT)와의 인터페이스부이며, 통상적인 컴퓨터의 인터페이스부로 본발명에 적합하도록 부분적으로 보완되어 있다. 양방성 버퍼(U₁)는 NOR 게이트(U₇₀₄)에서 출력 "0"신호를 받아 인에이블 상태로 되는데, 버퍼(U₂)에 전송되어 오는

신호의 상태에 따라 전송방향이 바뀌게 된다.2 is an interface unit with a computer (for example, IBM-XT, AT), and is partially complemented to suit the present invention as an interface unit of a conventional computer. The bidirectional buffer U ₁ receives the output “0” signal from the NOR gate U ₇₀₄ and is enabled, which is transferred to the buffer U ₂ .

The transmission direction changes according to the signal state.

즉

="0"일때 데이터버스(D₀∼D₇)는 버퍼(U₁)를 중심으로 오른쪽에서 왼쪽으로 데이터를 전송하고,

="1"일때 데이터버스(D₀∼D₇)는 버퍼(U₁)을 중심으로 왼쪽에서 오른쪽으로 데이터를 전송한다.In other words

When = "0", the data bus (D ₀ ~ D ₇ ) transfers data from right to left around the buffer (U ₁ ),

When = "1", the data buses D _{0 to} D ₇ transfer data from left to right around the buffer U ₁ .

여기서 컴퓨터가 읽기모드일때

신호는 "0"가 되고,

신호는 "1"가 된다. 이 신호들은 버퍼(U₂)에서 증폭되어

신호와

신호가 되고, 이 신호들은 OR 게이트(U₄₀₂)에서 OR 연산되고, OR 게이트(U₄₀₂)는 "1"을 AND 게이트(U₇₀₂)로 전송한다(여기서, IOR와 IOW는 서로 반대이기 때문에 OR 게이트(U₄₀₂)의 출력은 항상 "1"이다).When the computer is in read mode

Signal becomes "0",

The signal becomes "1". These signals are amplified in the buffer U ₂

Signal and

Signal, these signals are ORed at the OR gate U ₄₀₂ , and the OR gate U ₄₀₂ sends "1" to the AND gate U ₇₀₂ , where OR is the opposite since IOR and IOW are opposite one another. The output of gate U ₄₀₂ is always "1").

한편 DMA 콘트롤러 제어신호(AEN)는 버퍼(U₂)에서 전류 증폭되어 인버퍼(U₄₀₁)로 전송되어 반전된 후 AND 게이트(U₇₀₂)에서 상기 OR 게이트(U₄₀₂)에서 출력되는 신호와 연산된다.On the other hand, the DMA controller control signal AEN is amplified by the current in the buffer U ₂ , is transmitted to the in-buffer U ₄₀₁ , inverted, and is then operated on the signal output from the OR gate U ₄₀₂ at the AND gate U ₇₀₂ . do.

즉 DMA 콘트롤러 제어신호(AEN)가 "0"이면 마이크로 프로세서와 I/O채널에 연결된 다른 소자들은 디스에이블 상태로 된다. 즉 DMA 콘트롤러가 데이터버스, 어드레스 및 읽기/쓰기 제어신호선을 제어하게 된다. AND 게이트(U₇₀₂)는 "0"를 출력하고, AEN="1"일때 AND 게이트(U₇₀₂)는 "1"을 출력한다. 비교기(U₆)에서는 버퍼(U₂, U₃)에서 전송되어오는 A₉∼A₅까지의 어드레스를 미리 설정된 값과 비교하여 I/O어드레스영역을 300H∼31FH로 설정하고 어드레스 300H∼31FH에서만 비교기(U₆)의 출력단자(A=B)에서 "1"을 출력한다.That is, when the DMA controller control signal AEN is "0", the microprocessor and the other devices connected to the I / O channel are disabled. That is, the DMA controller controls the data bus, address, and read / write control signal lines. The AND gate U ₇₀₂ outputs "0", and when AEN = "1", the AND gate U ₇₀₂ outputs "1". In the comparator U ₆ , the I / O address area is set to 300H to 31FH by comparing the addresses A _{9 to} A ₅ transmitted from the buffers U ₂ and U ₃ with a preset value, and only at the addresses 300H to 31FH. "1" is output from the output terminal A = B of the comparator U ₆ .

그 출력신호는 NAND 게이트(U₄₀₄)에서 AND 게이트(U₇₀₂)의 출력값과 논리 연산되고, NAND 게이트(U₄₀₄)는 "1"을 디멀티플렉서(U₅)와 AND 게이트(U₇₀₄)에 전송한다. AND 게이트(U₇₀₄)에서는 버퍼(U8)에서 출력된

신호와 상기 NAND 게이트(U₄₀₄)의 출력과 논리 연산된다. 즉

="0" 또는 NAND 게이트(U₄₀₄)의 출력이 "0"일때 NOR 게이트(U₇₀₄)에서 "0"가 출력되고, 그 값이 버퍼(U₁)을 이네이블 시키게 된다. 또, 어드레스 A₂, A₃, A₄는 버퍼(U₃)에서 전류 증폭된 후, 디멀티플렉서(U₅)의 입력단자에 전송되어 어드레스 3비트 (A₂, A₃, A₄)의 값에 따라 디멀티플렉서의 8개의 출력중 1개가 선택되고, 그 선택된 단자

는 "0"신호를 출력하게 된다.The output signal is output as the logical operation of the AND gate (U ₇₀₂₎ from the NAND gate (U _404), and transmits to the NAND gate (U ₄₀₄₎ are "1" to de-multiplexer (U _5), and an AND gate (U ₇₀₄₎ . The AND gate U ₇₀₄ outputs from the buffer U8.

And a logic operation with a signal and an output of the NAND gate U ₄₀₄ . In other words

When " 0 " or the output of the NAND gate U ₄₀₄ is " 0 "," 0 " is output from the NOR gate U ₇₀₄ , and the value enables the buffer U ₁ . In addition, the addresses A ₂ , A ₃ , and A ₄ are current amplified in the buffer U ₃ , and then transferred to the input terminal of the demultiplexer U ₅ to address the values of bits 3 A (A ₂ , A ₃ , A ₄ ). Accordingly one of the eight outputs of the demultiplexer is selected and its selected terminal

Will output a "0" signal.

이 디멀티플렉서(U₅)의 각각의 출력단자는 본발명의 I/O디바이스를 선택하도록 한다.Each output terminal of this demultiplexer U _{5 allows} to select an I / O device of the present invention.

제3도는 하드웨어에 의한 A/D 변환제어, 채널변경제어, DMA 전송제어를 수행하며, PIO부(B₃)와, 타이머부(B₄)와 채널선택부(B₅)와, 샘플 앤드 홀드 제어부(B₆)와, DMA 제어부(B₈)와, A/D 변환제어부(B₇)들로 구성되어 있다. 타이머부(B₄)는 10㎒크리스탈과, 인버터(U₃₇₁, U₃₇₂, U₇₃)와, 10진카운터(U₃₅), 싱크로너스카운터(U₉), 타이머/카운터(U₁₂)와 다수의 저항(R₄₀₁, R₄₀₂, R₄₀₃)으로 구성된다. 10-㎒크리스탈(X₁)과 저항(R₄₀₁, R₄₀₂, R₄₀₃), 인버터(U₃₇₁, U₃₇₂)로써 10㎒ 구형펄스를 만들어 인버터(U₃₇₃)로 반전시키고, 그 반전된 구형펄스를 10진 카운터(U₃₅)와 싱크로너스카운터(U₉)에 의해 분주한 후 타이머/카운터(U₁₂)의 클록단자(CK₀)로 전송한다.3 shows A / D conversion control, channel change control, and DMA transfer control by hardware, and includes a PIO unit B ₃ , a timer unit B ₄ , a channel selector B ₅ , and a sample and hold. A control unit B ₆ , a DMA control unit B ₈ , and an A / D conversion control unit B ₇ are provided. The timer unit B ₄ includes a 10 MHz crystal, an inverter U ₃₇₁ , U ₃₇₂ , U ₇₃ , a decimal counter U ₃₅ , a synchronizer counter U ₉ , a timer / counter U ₁₂ , Resistors R ₄₀₁ , R ₄₀₂ and R ₄₀₃ . 10MHz square pulses are made of 10-MHz crystals (X ₁ ), resistors (R ₄₀₁ , R ₄₀₂ , R ₄₀₃ ) and inverters (U ₃₇₁ , U ₃₇₂ ) and inverted to inverter (U ₃₇₃ ), and the inverted square pulses Is divided by the decimal counter (U ₃₅ ) and the synchronizer counter (U ₉ ) and then transferred to the clock terminal (CK ₀ ) of the timer / counter (U ₁₂ ).

타이머/카운터(U₁₂)는 소정의 소프트웨어에 의해 정해진 카운트값으로 셋트되어 있어, 클록단자(CK₀)에 입력된 클로신호를 카운트하여 구형파속도 발생기로서 동작하고 출력단자(OUT₀)로 제5a도에 도시된 것과 같은 구형펄스신호(TIMER COUNT)를 출력한다. DMA 제어부(B₈)는 D플립플롭(U₁₁₁, U₁₀₂), 앤드 게이트(U₂₀₂), 인버터(U₁₈₃, U₁₈₅), OR 게이트(U₂₁₁)로 구성된다.The timer / counter U ₁₂ is set to a predetermined count value by a predetermined software, and counts the claw signal input to the clock terminal CK ₀ to operate as a square wave speed generator, and outputs the fifth terminal to the output terminal OUT ₀ . A rectangular pulse signal TIMER COUNT is output as shown in FIG. The DMA control unit B ₈ is composed of D flip-flops U ₁₁₁ and U ₁₀₂ , an end gate U ₂₀₂ , inverters U ₁₈₃ and U ₁₈₅ , and an OR gate U ₂₁₁ .

D플립플롭(U₁₁₁)은 제4도에 도시된 D플립플롭(U₃₂₂)의 출력단자(Q)에서 전송되는 신호(TE="1")를 입력단자(D)에서 받고, 제4도에 도시된 버퍼(U₃₁)에서 출력되는 (

) 신호를 클록단자(CK)에서 받아 신호 (

)의 상승엣지에서 TE신호의 값을 출력단자(Q)에서 OR게이트(U₂₁₁)로 전송한다.The D flip-flop U ₁₁₁ receives a signal TE = "1" from the input terminal D, which is transmitted from the output terminal Q of the D flip-flop U ₃₂₂ shown in FIG. 4, and FIG. Output from the buffer U ₃₁ shown in

) Signal from the clock terminal (CK)

At the rising edge of), the TE signal is transmitted from the output terminal Q to the OR gate U ₂₁₁ .

한편 컴퓨터(본예의 경우 IBM-XT, AT)에서 전송되어오는 DMA 허가신호 (

) 는 AND 게이트(U₂₀₂)로 전송되고, 제2도에 도시된 디멀티플렉서에 의해 A₂="1", A₃="0", A₄="1"일때 "0"로 되는 Y₄신호와

신호가 AND 게이트(U₁₉₄)에서 AND되어 출력되는

신호가 AND게이트(U₂₀₂)로 전송된다.Meanwhile, the DMA permission signal transmitted from the computer (IBM-XT, AT in this example) (

) Is transmitted to the AND gate U ₂₀₂ and is a Y ₄ signal that is "0" when A ₂ = "1", A ₃ = "0", A ₄ = "1" by the demultiplexer shown in FIG. Wow

The signal is ANDed at the AND gate U ₁₉₄ and outputted.

The signal is sent to the AND gate U ₂₀₂ .

동시에 DMA 제어부(B₈)의 D플립플롭(U₁₁₁) 및 (U₁₀₂)은 클리어되고 그의 출력단자(Q)로부터 저레벨신호 "0"가 출력되고 있으나, 이때 D플립플롭(U₁₁₁)에 트리거신호(TE)가 "1"로 인가되는데, 즉 한개의 채널이 A/D 변환이 끝나 A/D 변환종료신호가 상승엣지로 되면서 (

="1") D플립플롭(U₁₁₁)의 입력단자(D)에 인가되어 있는 TE="1"신호는 출력단자(Q)로 고레벨신호 "1"를 OR게이트(U₂₁₁)에 전송하고, OR게이트(U₂₁₁)는 D플립플롭(U₁₀₂)의 출력(Q)값에 관계없이 DMA 요청신호인 BQR₁="1"를 제2도의 버퍼(U₈)를 통해 컴퓨터(예를들면 IBM-XT, AT)로 전송한다.At the same time, the D flip-flops U ₁₁₁ and U ₁₀₂ of the DMA controller B ₈ are cleared and the low level signal “0” is output from the output terminal Q thereof, but at this time, the D flip-flop U ₁₁₁ is triggered. The signal TE is applied as "1", i.e., when one channel finishes the A / D conversion, the A / D conversion end signal becomes the rising edge (

= "1") The TE = "1" signal applied to the input terminal D of the D flip-flop U ₁₁₁ transmits the high level signal "1" to the OR gate U ₂₁₁ through the output terminal Q. The OR gate (U ₂₁₁ ), via the buffer U _{8 of} FIG. 2, transmits the DMA request signal BQR ₁ = "1" regardless of the output (Q) value of the D flip-flop (U ₁₀₂ ). IBM-XT, AT).

이후 이 신호를 받은 컴퓨터는 DMA 허가신호

="0"를 본장치로 전송한다. 즉,

="0"신호는 버퍼(U₈)를 거치고, AND 게이트(U₂₀₂)를 통하여 D플립플롭(U₁₁₁)을 클리어시킨다.After receiving this signal, the computer receives the DMA permission signal.

Send = "0" to the unit. In other words,

The signal " 0 " passes through the buffer U ₈ and clears the D flip-flop U ₁₁₁ through the AND gate U ₂₀₂ .

또 제2도에 도시된 버퍼(U₈)에서 출력된 BDACK="0"신호는 신호지연을 위하여 DMA 제어부(B₈)의 두개의 인버터(U₁₈₃, U₁₈₅)를 통해 D플립플롭(U₁₀₂)의 클록단자(CK)에 입력된다.In addition, the BDACK = "0" signal output from the buffer U ₈ shown in FIG. 2 passes through the two inverters U ₁₈₃ and U ₁₈₅ of the DMA controller B ₈ for signal delay. ₁₀₂ is input to the clock terminal CK.

이 클록신호에 의해 D플립플롭(U₁₀₂)은 출력단자(Q)에서 "1"을 출력하여 OR게이트(U₂₁₁)에서 D플립플롭(U₁₁₁)의 출력(Q="0")와 OR연산되고, 그 결과치 DRQ₁="1"을 컴퓨터에 전송하여 DMA를 요청한다.By this clock signal, the D flip-flop U ₁₀₂ outputs "1" at the output terminal Q, and ORs the output (Q = "0") of the D flip-flop U ₁₁₁ at the OR gate U ₂₁₁ . Operation, and sends the result DRQ ₁ = " 1 " to the computer to request DMA.

다시 컴퓨터는

="0"신호를 상기와 같이 본발명에 의한 장치로 전송하고 D플립플롭(U₁₁₁)과 D플립플롭(U₁₀₂)의 출력단자(Q)는 다시 "0"로 클리어된다. 이렇게 하여 한 채널을 A/D 변환한 후, 다음 채널을 A/D 변환하기 전에 2회의 DMA를 전송한다. 상기 과정은 제6도에 파형도로서 설명되어 있다.Back computer

The signal " 0 " is transmitted to the apparatus according to the present invention as described above, and the output terminal Q of the D flip-flop U ₁₁₁ and the D flip-flop U ₁₀₂ is cleared to "0" again. In this way, two channels of DMA are transferred after A / D conversion and before A / D conversion of the next channel. This process is described as a waveform diagram in FIG.

즉, 제1채널, 제2채널, 제3채널의 A/D 변환 및 DMA전송에 따라 신호(BEOC) 및 (

)의 신호에 대하여 D-플립플롭(111), (102)의 출력이 나타나며 버퍼(U₈)에서의 DMA 허가신호 (

)와 DMA 요청신호(DRO₁)가 발생된다.That is, according to the A / D conversion and DMA transmission of the first channel, the second channel, and the third channel, the signals BEOC and (

) DMA enable signal from the D- flip-flop 111 and appears on output 102 buffer (U ₈₎ with respect to the signal of the (

) And the DMA request signal DRO ₁ are generated.

한편, DMA 요청신호 DRQ₁="1"이 버퍼(U₈)을 통하여 전류 증폭된 후 컴퓨터에 전송되면, 컴퓨터는 어드레스버스, 데이터버스를 외부시스템에 사용할수 있게 허가하는 신호인

="0"가 컴퓨터로부터 출력되어 버퍼(U₈)를 거치고, 버퍼(U₈)를 통과한후

="0"는 제2도에 도시된 NOR 게이트(U₇₀₄)에 전송되어 이미 설명한 바와같이 양방성 버퍼(U₁)를 제어하고, 또 상기

="0"는 제3도에 도시된 DMA 제어부(B₈)의 AND 게이트(U₂₀₂)에 입력된다.On the other hand, if the DMA request signal DRQ ₁ = _"1" transmitted to the computer after the current buffer amplified by a (U _8), the computer is a signal for allowing allows the use of an address bus, data bus to the external system

After = "0" is output from the computer go through the buffer (U _8), passing through the buffer (U ₈₎

= "0" is sent to the NOR gate U ₇₀₄ shown in FIG. 2 to control the bidirectional buffer U ₁ as described above.

= 0 is input to the AND gate U ₂₀₂ of the DMA controller B ₈ shown in FIG.

A/D 변환제어부(B₇)는 단안정 멀티 바이브레이터(U₃₃)과 주변수동소자 EX-OR 게이트(U₃₄₁), OR 게이트(U₂₁)와 AND 게이트(U₂₀)로 구성된다. 또 A/D 변환을 개시하기 위하여 소프트웨어 명령에 의하거나 타이머 가운트신호에 의한 2가지 방법이 있다. 즉 소프트웨어에 의해 제어되는

신호는 한쪽 입력이 접지되어 있는 OR 게이트에서 "0"(접지)와 OR된다.The A / D conversion control unit B ₇ includes a monostable multivibrator U ₃₃ , a peripheral passive element EX-OR gate U ₃₄₁ , an OR gate U ₂₁ , and an AND gate U ₂₀ . There are also two ways to initiate A / D conversion by software command or timer timer signal. I.e. controlled by software

The signal is ORed with "0" (ground) at the OR gate where one input is grounded.

신호가 "0"으로 되면 단안정멀티바이브레이터(U₃₃)가 구동하여 펄스는 A/D 변환부(B₁)의 A/D 변환기(A₁)로 전송한다. 즉 채널선택부(B₆)에서 타이머카운트신호에 의한 A/D 변환의 경우 TE="1" 및 타이머 카운트신호를 수신하는 NAND게이트(U₂₂₁)에서 논리연산되어 출력된 신호들은 A/D 변환제어부(B₇)의 AND 게이트(U₂₈)에 전송되고, 이 AND 게이트(U₂₀)는 신호(Y₅)와 논리연산한 그의 출력을 단안정 멀티바이브레이터(U₃₃)의 입력단자(A₁, A₂)에 입력하므로 이 단안정 멀티 바이브레이터(U₃₃)가 제5a도에 도시된 바와같이 A/D 변환 시작신호 (

)를 제4도에 도시된 A/D 변환부(B₁)의 A/D 변환기(A₁)로 전송하게 된다. PIO부(B₃)는 PIO(U₁₃), AND게이트(U₁₉₁, U₁₉₄), 인버터(U₁₈₁, U₁₈₆)로 구성된다.

When the signal becomes "0", the monostable multivibrator U ₃₃ is driven to transmit the pulse to the A / D converter A ₁ of the A / D converter B ₁ . That is, in the case of A / D conversion by the timer count signal in the channel selector B ₆ , signals that are logically _operated by the NAND gate U ₂₂₁ receiving TE = "1" and the timer count signal are output from the A / D conversion. It is transmitted to the AND gate U ₂₈ of the control unit B ₇ , and the AND gate U ₂₀ is an input terminal A ₁ of the monostable multivibrator U ₃₃ whose output is logically computed with the signal Y ₅ . , A ₂ ), so that the monostable multivibrator U ₃₃ starts the A / D conversion start signal (as shown in FIG. 5A).

) Is transmitted to the A / D converter A ₁ of the A / D converter B ₁ shown in FIG. The PIO unit B ₃ is composed of a PIO U ₁₃ , an AND gate U ₁₉₁ , U ₁₉₄ , and an inverter U ₁₈₁ , U ₁₈₆ .

컴퓨터에 전원이 가해진후 PIO부(B₃)의 리세트 동작은 컴퓨터에서 전송되어온 RESET="1"신호가 버퍼(U₈)에서 버퍼되고 제3도에 도시된 인버터(U₁₈₁)를 거쳐 AND게이트(U₁₉₁)에서 소프트웨어에 의한 리세트 명령신호인

신호와 AND연산된후, 인버터(U₁₈₆)를 거쳐 PIO(U₁₃)의 RESET단자에 전달되어 PIO를 클리어시킨다.After the computer is powered on, the reset operation of the PIO unit B ₃ is performed through the inverter U ₁₈₁ shown in FIG. 3 and the RESET = "1" signal transmitted from the computer is buffered in the buffer U ₈ . The reset command signal by software at the gate U ₁₉₁ is

After AND operation with the signal, it is transferred to the RESET terminal of the PIO U ₁₃ via the inverter U ₁₈₆ to clear the PIO.

그후, PIO(U₁₃)는 초기에 컴퓨터에 의해 출력모드로 동작되도록 셋팅되고, 포트 B(PB₄∼PB₇)의 하위 4비트에 최후 입력 채널번호가 BCD값으로 셋팅되고, 포트 B(PB₀∼PB₃)의 상위 4비트에 최초 입력 채널번호가 BCD값으로 셋팅된다.Thereafter, the PIO (U ₁₃ ) is initially set to operate in the output mode by the computer, the last input channel number is set to the BCD value in the lower 4 bits of the ports B (PB _{4 to} PB ₇ ), and the port B (PB). _The first input channel number is set to the BCD value in the upper 4 bits of _{0 to} PB ₃ ).

채널 선택부(B₅)는 BCD카운터(U₁₅), 가산기(U₁₄), 비교기(U₁₇), 디코더/디멀티플렉서(U₁₆), D플립플롭(U₁₁₂), AND게이트(U₁₉₂, U₁₉₃), NAND게이트(U₂₂₁, U₂₂₂, U₂₁₄) OR 게이트(U₂₁₂, U₂₁₄), 인버터(U₁₈₄)로 구성된다.The channel selector (B ₅ ) includes a BCD counter (U ₁₅ ), an adder (U ₁₄ ), a comparator (U ₁₇ ), a decoder / demultiplexer (U ₁₆ ), a D flip-flop (U ₁₁₂ ), and an AND gate (U ₁₉₂ , U). ₁₉₃ ), NAND gates U ₂₂₁ , U ₂₂₂ and U ₂₁₄ , OR gates U ₂₁₂ and U ₂₁₄ , and an inverter U ₁₈₄ .

한편 타이머 카운트 신호에 의한 A/D 변환의 실행은 다음과 같다. 제5a도에 도시된 바와같이 A/D 변환기가 변환을 시작하여 변환을 완료할 때까지와 거의 같은 시간의 펄스폭을 갖는 변환종료신호(EOC)는 샘플링부(B₂)의 버퍼(U₃₁)에서 버퍼된후 BEOC로 되고 제3도의 채널선택부(B₅)에 도시된 AND 게이트(U₁₉₃)에 입력된다.On the other hand, execution of the A / D conversion by the timer count signal is as follows. As shown in FIG. 5A, the conversion end signal EOC having a pulse width of approximately the same time as the A / D converter starts conversion and completes conversion is executed by the buffer U ₃₁ of the sampling unit B ₂ . After being buffered at the < RTI ID = 0.0 >), it becomes BEOC and is input to the AND gate U ₁₉₃ shown in the channel selector B ₅ of FIG.

또한, D플립플롭(U₁₁₂)은 프로그램에 의해 제어되는 디멀티플렉서(U₅)로부터

신호를 클록신호로써 수신하고, 동시에 그의 D입력단자에는 버퍼(U₁)로부터의 데어터신호(BD₁)를 수신하여 그 결과치를 출력단자(Q,,

)에서 출력하는데, 출력단자(Q)에서 출력된 신호는 AND 게이트(U₁₉₃)에서 상기 BEOC신호와 AND되어 EX-OR 게이트(U₃₄₂)에 입력된다.In addition, the D flip-flop U ₁₁₂ is provided from a demultiplexer U ₅ controlled by a program.

Receives the signal as a clock signal, and at the same time receives the data signal BD ₁ from the buffer U ₁ at its D input terminal and outputs the result value to the output terminals Q,

The signal output from the output terminal Q is ANDed with the BEOC signal at the AND gate U ₁₉₃ and input to the EX-OR gate U ₃₄₂ .

한편, 트리거부(B₁₀)에서 전송되어오는 TE신호는 채널선택부(B₅)의 NAND게이트(U₂₂₁)에 입력되고, 또 카운터/타이머부(B₄)의 타이머/카운터(U₁₂)에서 출력되는 TIMER COUNT펄스신호도 NAND게이트(U₂₂₁)에 입력된다.On the other hand, the TE signal transmitted from the trigger unit B ₁₀ is input to the NAND gate U ₂₂₁ of the channel selector B ₅ , and the timer / counter U ₁₂ of the counter / timer unit B ₄ . The TIMER COUNT pulse signal output from is also input to the NAND gate (U ₂₂₁ ).

TE="1", TIMER COUNT="1"일때 NAND게이트(U₂₂₁)의 출력은 "0"가 되고(제5b도 ⓐ파형참조), 그 출력은 NAND게이트(U₂₂₂)에서 반전되어 "1"로 되어(제5b도 ⓑ파형참조) AND 게이트(U₁₉₂)에서 D플립플롭(U₁₁₂)의 출력신호(Q)와 AND 논리연산된다. 실예로서 TE="0", TIMER COUNT="1", Q="0"일때 AND게이트(U₁₉₂)의 출력신호는 "0"가 된다.When TE = "1" and TIMER COUNT = "1", the output of the NAND gate (U ₂₂₁ ) becomes "0" (see waveform ⓐ in Figure 5b), and the output is inverted at the NAND gate (U ₂₂₂ ) to "1". &Quot; (see FIG. 5B waveform) "" AND logic operation is performed on the AND gate U _{192 with} the output signal Q of the D flip-flop U ₁₁₂ . For example, when TE = "0", TIMER COUNT = "1", and Q = "0", the output signal of the AND gate U ₁₉₂ becomes "0".

또한 BEOC="1", Q="1"일때 AND 게이트(U₁₉₃)의 출력은 "1"로 된다.In addition, when BEOC = "1" and Q = "1", the output of the AND gate U ₁₉₃ becomes "1".

상기 AND 게이트(U₁₉₂, U₁₉₃)의 두출력은 EX-OR게이트(U₃₄₂)에 입력되어 논리연산된후 BCD카운터(U₁₅)의 입력단자(INA)로 전송된다(제5b도 ⓒ파형참조).The two outputs of the AND gates U ₁₉₂ and U ₁₉₃ are inputted to the EX-OR gate U ₃₄₂ , logically operated, and then transmitted to the input terminal INA of the BCD counter U ₁₅ (Fig. 5b) Reference).

한편 OR게이트(U₂₁₂, U₂₁₄), 인버터(U₁₈₄), NAND게이트(U₂₂₃)은 BCD카운터(U₁₅)의 R₀입력을 제어하는 것으로, A/D 변환시작신호 (

) 에 좌우된다.The OR gates U ₂₁₂ and U ₂₁₄ , the inverter U ₁₈₄ , and the NAND gate U ₂₂₃ control the R ₀ input of the BCD counter U ₁₅ , and the A / D conversion start signal (

Depends on).

즉,

신호는 A/D 변환이 일어날때만 "0"이고 그 이외에는 "1"이다.In other words,

The signal is "0" only when A / D conversion takes place and "1" otherwise.

그러므로 PIO(U₁₃)로부터의 최후 입력채널번호와 가산기(U₁₄)로부터의 신호가 비교기(U₁₇)에 입력되어 비교기(U₁₇)의 출력(A=B) 단자에서는 "1"이 샘플 앤드 홀드제어부(B₆)의 D플립플롭(U₁₀₁)의 입력단자(D)에 인가되는데 A/D 변환종료시

신호가 그의 클록단자(CK)에 인가되고 출력단자 (

) 에서 출력되는

="0"신호를 채널선택부(B₆)의 OR게이트(U₂₁₂)가 수신하여 신호 "0"를 NAND게이트(U₂₂₃)에 전송하도록 한다.Thus, PIO (U ₁₃₎ the last signal from the input channel number and the adder (U ₁₄₎ from the input to the comparator (U ₁₇₎ at the output (A = B) terminal of the comparator (U ₁₇₎ "1" the sample and It is applied to the input terminal D of the D flip-flop U ₁₀₁ of the hold control unit B ₆ .

The signal is applied to its clock terminal CK and the output terminal (

Output from

The OR gate U ₂₁₂ of the channel selector B ₆ receives the " 0 " signal and transmits the signal " 0 " to the NAND gate U ₂₂₃ .

OR게이트(U₂₁₂) 출력신호("0")는 인버터(U₁₈₄)의 출력신호 "1"과 NAND게이트(U₂₂₃)에서 논리연산되어, 그 결과 NAND게이트(U₂₂₃)는 "1"신호를 BCD카운터(U₁₅)의 클리어단자에 전송하고, 그 BCD카운터(B₁₅)는 출력단자가 클리어되어 십진수 0부터 다시 카운트하게 된다(제5b도 ⓒ파형참조).The OR gate U ₂₁₂ output signal "0" is logically operated on the output signal "1" of the inverter U ₁₈₄ and the NAND gate U ₂₂₃ , so that the NAND gate U ₂₂₃ is a "1" signal. Is transmitted to the clear terminal of the BCD counter (U ₁₅ ), and the BCD counter (B ₁₅ ) has the output terminal cleared and counts again from the decimal zero (see Figure 5b).

여기서 가산기(U₁₄)는 PIO(U₁₃)에서 전송되어오는 최초채널번호와 BCD카운터(U₁₅)에서 전송되어오는 BCD수를 가산하여 그 결과를 비교기(U₁₇)와 디코더/디멀티플랙서(U₁₆)에 전송한다.Here, the adder (U ₁₄ ) adds the first channel number transmitted from the PIO (U ₁₃ ) and the number of BCDs transmitted from the BCD counter (U ₁₅ ) and compares the result with the comparator (U ₁₇ ) and the decoder / demultiplexer. Transmit to (U ₁₆ ).

비교기(U₁₇)는 상기 가산기(U₁₄)의 출력값을 받아 PIO(U₁₃)의 B포트(PB₀∼PB₃)에서 전송하는 최후 입력채널번호와 비교하여 같지 않으면 "0"를, 같으면 "1"을 샘플 앤드 홀드 제어부(B₆)의 D플립플롭(U₁₀₁)의 입력단자(D)에 전송한다.The comparator U ₁₇ receives the output value of the adder U ₁₄ and compares it with the last input channel number transmitted from the B ports PB _{0 to} PB ₃ of the PIO U ₁₃ . 1 "is transmitted to the input terminal D of the D flip-flop U ₁₀₁ of the sample and hold control unit B ₆ .

또한 디코더/디멀테플렉서(U₁₆)는 상기 가산기(U₁₄)의 출력값을 받아 디코딩하여 8개의 출력단자(Y₂∼Y₇)중에 해당되는 한개의 단자로 "0"신호를 출력한다.In addition, the decoder / demultiplexer U ₁₆ receives and decodes the output value of the adder U ₁₄ and outputs a "0" signal to one of the eight output terminals Y _{2 to} Y ₇ .

샘플 앤드 홀드 제어부(B₆)는 제3도에 도시와 같이 D플립플롭(U₁₀₁), NAND.게이트(U₃₆₂, U₃₆₃, U₃₆₄) AND게이트(U₂₀₃)으로 구성된다.The sample and hold control unit B ₆ is composed of a D flip-flop U ₁₀₁ and NAND gates U ₃₆₂ , U ₃₆₃ and U ₃₆₄ AND gates U _{203 as} shown in FIG. 3.

제5a도를 참고로 하여 설명하면, 신호 TE는 DMA 모드에 의한 A/D 변환과 DMA 전송을 위한 모드선택 신호로 초기에 프로그램에 의해서 "1"로 설정된다.Referring to FIG. 5A, the signal TE is initially set to " 1 " by the program as a mode selection signal for A / D conversion by DMA mode and DMA transfer.

이 TE 신호는 샘플 앤드 홀드 제어부(B₆)의 NAND 게이트(U₃₆₃)로 전송된다.This TE signal is transmitted to the NAND gate U ₃₆₃ of the sample and hold control unit B ₆ .

또, 최초채널번호=1, 최후 채널번호=2일때 비교기(U₁₇)에서 최후 채널번호=2이 가산기(U₁₄)의 출력값과 비교되어 동일의 경우, 즉 최후 채널이 샘플링되고, A/D 변환되어, 메모리부로 전송되는 동작이 완료된 상태를 나타내기 위해서 비교기(U₁₇)는 출력단자(A=B, OUT)에서 "1" 신호를 D플립플롭(U₁₀₁)으로 전송하여, D플립플롭(U₁₀₁)의 입력단자(D)에 인가되고,

신호를 클록으로 하여 출력단자 (

) 에서 "0"을 출력한다.The first channel number = 1 and the last channel number = 2 comparators (U ₁₇₎ is the last channel number = 2 and compare the output value of the adder (U ₁₄₎ in the case of the same, that is, the last channel is sampled, A / D The comparator U ₁₇ transmits a "1" signal to the D flip-flop U ₁₀₁ at the output terminals A = B and OUT to indicate the completed state of the conversion and transfer to the memory unit. Is applied to an input terminal (D) of (U ₁₀₁ ),

Output terminal with signal as clock

) Prints "0".

상기 TE="1" 신호와 상기

="0" 신호가 NAND 게이트(U₃₆₃)에서 논리 연산되며 NAND 게이트(U₃₆₃)는 "1" 신호를 출력한다(제5c도의 ⓓ파형참조).The TE = "1" signal and the

= "0" signal and the logic operation in a NAND gate (U ₃₆₃₎ outputs a "1" signal NAND gate (U ₃₆₃₎ (see Section 5c degrees ⓓ waveform).

그 출력신호는 NAND 게이트(U₃₆₄)에서 변환종료신호 (

) 와 논리연산되고 NAND 게이트(U₃₆₄)는 제5a도에 도시된 바와같이 GSH 신호를 출력하게 된다.The output signal is converted at the NAND gate U ₃₆₄

) And the NAND gate U ₃₆₄ outputs a GSH signal as shown in FIG. 5A.

GSH 신호가 "1"일때는 홀드 상태이고, "0"일때는 샘플링 상태로되어 입력으로 아날로그신호를 수신한다.When the GSH signal is "1", it is in a hold state, and when it is "0", it is in a sampling state and receives an analog signal as an input.

그럼으로써 최후 채널을 A/D 변환하도록 DMA 전송한후, GSH 신호가 샘플링부(B₂)의 버퍼(U₃₁)에서 버퍼되고, 이후 기술되는 샘플 앤드 홀드 증폭기에 전송되어 다음번 샘플링을 하게된다.Thus, after the DMA transfer for the A / D conversion of the last channel, the GSH signal is buffered in the buffer U ₃₁ of the sampling unit B ₂ , and then transferred to the sample and hold amplifier described later to perform the next sampling.

그리고 최초채널부터 최후채널까지 A/D 변환되는 동안 D플립플롭(U₁₀₁)의 출력단자(Q)에서 AB="1"이 출력되고, 상기 AB 신호와 A/D 변환개시신호 (

) 는 NAND 게이트(U₃₆₂)에서 논리연산되어 제5c도에 도시된 파형 ⓔ가 NAND 게이트(U₃₆₂)에 출력된다.During the A / D conversion from the first channel to the last channel, AB = "1" is output from the output terminal Q of the D flip-flop (U ₁₀₁ ), and the AB signal and the A / D conversion start signal (

) Is a logic operation in a NAND gate (U ₃₆₂₎ is a waveform ⓔ shown in the Figure 5c is output to the NAND gate (U _362).

상기 출력신호는 AND 게이트(U₂₂₃)으로 전송되고,

="1" 신호와 논리연산된다.The output signal is sent to an AND gate U ₂₂₃ ,

Logic operation is performed with the signal "1".

최초 채널부터 최후 채널까지 A/D 변환이 완료되면 AND 게이트(U₂₀₃)의 출력은 "0"가 되어 D플립플롭(U₁₀₁)을 클리어시킨다.When the A / D conversion is completed from the first channel to the last channel, the output of the AND gate U ₂₀₃ becomes "0" to clear the D flip-flop U ₁₀₁ .

제4도는 아날로그 신호처리부를 나타낸 회로도이며, 샘플링부(B₂)는 6개의 채널로부터 외부의 아날로그 신호를 받아 들이는 6개의 연산증폭기(A₁₂∼A₁₇), 6개의 연산증폭기로부터 외부 아날로그신호를 받아 샘플 앤드 홀드하는 6개의 샘플 앤드 홀드 증폭기(A₆∼A₁₁)와, 샘플링 신호를 선택된 채널에 따라 스윗칭하는 아날로그 멀티플렉서(A₄, A₅)와, 상기 스위칭된 채널에서 전달되는 샘플된 신호를 오프셋 보정하는 고속 연산증폭기(A₁₈)로 구성된다(본 실시예에서는 6개의 채널에 대해 실예를 들었지만 A/D 변환장치의 속도와, 각 소자의 전송속도가 빠르게 지원되는 한, 이상적으로 무수한 채널에 대해 적용될 수 있다).4 is a circuit diagram showing an analog signal processing unit, and the sampling unit B ₂ includes six operational amplifiers A _{12 to} A ₁₇ that receive external analog signals from six channels, and an external analog signal from six operational amplifiers. Six sample and hold amplifiers (A _{6 to} A ₁₁ ) for receiving and sampling and receiving, an analog multiplexer (A ₄ and A ₅ ) for switching the sampling signal according to a selected channel, and a sampled signal transmitted in the switched channel. It consists of a high-speed operational amplifier A ₁₈ that offset-compensates the signal (in this embodiment, an example is provided for six channels, but ideally as long as the speed of the A / D converter and the transmission speed of each element are supported quickly). Can be applied for a myriad of channels).

한편 6개의 외부 아날로그 신호를 받아들이는 연산증폭기는 비반전 단자에서 외부신호를 받아 전류 증폭하고, 그 전류 증폭된 6개의 외부신호를 샘플 앤드 홀드 증폭기(A₆∼A₁₁)에 입력되어 버퍼(U₃₁)에서 전류 증폭된 샘플 앤드 홀드 제어신호(GSH)(여기서 S/H는 Sample and Hold의 약칭임)에 의해 샘플과 홀드상태을 갖게된다.On the other hand, the operational amplifier receiving six external analog signals receives an external signal from the non-inverting terminal and amplifies the current, and the six amplified external signals are input to the sample and hold amplifiers A _{6 to} A ₁₁ to receive a buffer (U). ₃₁₎ sample and hold control signal (GSH) in the current amplification (where S / H will have a sample and hold by Im sangtaeeul abbreviation of sample and hold).

A/D 변환부(B₁)는 직류 +5V와 직류 -15V로 변환하여 A/D 변환기(A₁)에 공급하는 DC-DC 전압변환기(A₃)와, A/D 변환기(A₁)로 보정을 위한 정밀한 기준전압을 공급하는 기준전압 발생기(A₂)와 상기 샘플링부(B₂)의 아날로그 멀티플렉서(A₄)로부터 각 채널의 샘플링된 아날로그 신호를 받아 12비트의 디지털신호로 변환하는 A/D 변환기(A₁)로 구성된다.A / D converter (B ₁ ) is a DC-DC voltage converter (A ₃ ) and converts the DC + 5V and DC -15V and supplies it to the A / D converter (A ₁ ), A / D converter (A ₁ ) Receiving a sampled analog signal of each channel from a reference voltage generator (A ₂ ) and an analog multiplexer (A ₄ ) of the sampling unit (B ₂ ) for supplying a precise reference voltage for low temperature correction, and converting it into a 12-bit digital signal. A / D converter A ₁ .

여기서, A/D 변환기(A₁)는 제3도에 도시된 A/D 변환제어부(B₇)의 (B₇) 단안정멀티 바이브레이터(U₃₃)의 Q단자에서 출력되는 변환시작 (

신호를 받아 샘플링된 아날로그 입력신호를 12비트의 디지틀신호로 바꾼다. 여기서, 변환시작신호 (

) 는 최초 200㎱의 펄스폭을 갖도록 하여야 한다.Here, A / D converter (A ₁₎ is the (B ₇₎ monostable start conversion output from the Q terminal of the multivibrator ₍₃₃ U) of the A / D conversion control section (B ₇₎ shown in Figure 3 (

Takes a signal and converts the sampled analog input signal into a 12-bit digital signal. Here, the conversion start signal (

) Shall have a pulse width of 200 최초.

A/D 변환이 끝나면 A/D 변환기(A₁)는 변환종료신호(EOC : End of Conversion)를 해당단자로부터 샘플링부(B₂)의 버퍼(U₃₁)의 단자(2A)와, 인버터(U₂₅₅)를 거쳐 단자(1A)로 전송되어 각각 BEOC,

신호가 된다. 인터페이스부(B₉)는 두개의 버퍼(U₂₉, U₃₀)와 그 버퍼를 제어하는 신호를 만들기 위한 다수의 논리 게이트(U₂₇₁, U₂₇₂, U₂₇₃, U₂₅₁, U₂₅₂, U₂₅₃)로 구성된다.After the A / D conversion, the A / D converter A ₁ converts the end signal of conversion (EOC) from the corresponding terminal to the terminal 2A of the buffer U ₃₁ of the sampling unit B ₂ and the inverter ( U ₂₅₅ ) to terminal 1A, respectively BEOC,

It becomes a signal. The interface unit B ₉ includes two buffers U ₂₉ and U ₃₀ and a plurality of logic gates U ₂₇₁ , U ₂₇₂ , U ₂₇₃ , U ₂₅₁ , U ₂₅₂ and U ₂₅₃ for making signals controlling the buffers. It consists of.

버퍼(U₂₉, U₃₈)의 출력데이터(D₀∼D₇)는 IBM-PC(XT, AT)의 확장 I/O 버스와 직접 연결되어 있다. DMA 모드시 하위 8비트가 먼저 DMA 전송되며 상위 4비트는 다음에 전송된다(2회의 DMA 전송).The output data D _{0 to} D ₇ of the buffers U ₂₉ and U ₃₈ are directly connected to the expansion I / O buses of the IBM-PC (XT, AT). In DMA mode, the lower 8 bits are first DMA-transmitted and the upper 4 bits are next-transmitted (two DMA transfers).

이렇게 구성된 이유는 2회의 리드동작에 의해, A/D 변환되어 출력되는 12비트의 디지틀신호를 상위 4비트와 하위 8비트로 분리하여 두개의 버퍼(U₂₉, U₃₀)로 교대로 전송하기 위한 것이다.The reason for this configuration is to separate the 12-bit digital signal outputted by A / D conversion into upper 4 bits and lower 8 bits by two read operations, and then alternately transmit them to the two buffers U ₂₉ and U ₃₀ . .

두개의 버퍼(U₂₉, U₃₀)를 교대로 선택하는 제어신호는 제2도에 도시된 디멀티플렉서(U₅)의 출력신호 (

)와 버퍼(U₈)의 출력신호 (

) 를 제3도에 A/D 변환제어부(B₇)에 도시된 EX-OR게이트(Excrsive-OR gate)(U₃₄₁)에서 받아 Exlusive-OR하여 MSB/LSB 신호를 발생시킨다.The control signal for alternately selecting the two buffers U ₂₉ and U ₃₀ is an output signal of the demultiplexer U ₅ shown in FIG.

) And buffer (U ₈ ) output signal (

) Is received from the EX-OR gate (U ₃₄₁ ) shown in the A / D conversion control unit B _{7 in} FIG. 3 and is subjected to Exlusive-OR to generate the MSB / LSB signal.

그 다음 신호값을 인터페이스부(B₉)의 인버터(U₂₅₁)에 인가하여 반전시킨 다음 NOR 게이트(U₂₈)에 입력시키고, 또 버퍼(U₃₁)의 출력신호(BEOC)와 제2도에 도시된 버퍼(U₂)의 출력신호 (

)를 사기 NOR 게이트(U₂₈)에 입력시켜, 상기 3개의 신호를 NOR 게이트(U₂₈)에서 NOR하여 인버터(U₂₅₂)를 통해 OR 게이트(U₂₇₁) 및 일측단에 동시에 입력시킨다. 그러므로 OR 게이트(U₂₇₁)은 제2도에 도시된 버퍼(U₃)에서 전송되어 오는 BA₀신호를 인버터(U₂₅₃)에서 반전된 신호로 수신하여 인버터(U₂₃₂) 출력과 OR 연산하고 그 출력을 버퍼(U₂₉)에 전송한다. 이때 신호 MSB/LSB, BEOC,

들이 동시에 "0"이며 BA₀=1일때 버퍼(U₃₀)는 하이 임피던스가 되고, 동시에 버퍼(U₂₉)의 입력과 출력이 도통되어 A/D 콘버터에서 출력되는 12비트의 디지틀 신호중 상위 4비트가 전송되고, BA₀=0일때 버퍼(B₂₉)는 하이임피던스가 되고 버퍼(U₃₀)의 입력과 출력이 도통되어 A/D 콘버터에서 출력되는 12비트의 디지틀신호중 하위 8비트가 전송된다.Then, the signal value is applied to the inverter U ₂₅₁ of the interface unit B ₉ , inverted, and then inputted to the NOR gate U ₂₈ , and to the output signal BEOC and FIG. 2 of the buffer U ₃₁ . Output signal of the buffer U ₂ shown (

) Is input to the NOR gate U ₂₈ , and the three signals are NORed at the NOR gate U ₂₈ to be simultaneously input to the OR gate U ₂₇₁ and one end through the inverter U ₂₅₂ . Therefore, the OR gate U ₂₇₁ receives the BA ₀ signal transmitted from the buffer U ₃ shown in FIG. 2 as an inverted signal from the inverter U ₂₅₃ , and OR-operates with the output of the inverter U ₂₃₂ . Send the output to the buffer (U ₂₉ ). At this time, signal MSB / LSB, BEOC,

Are 0 at the same time and BA ₀ = 1, the buffer U ₃₀ becomes high impedance and at the same time the input and output of the buffer U ₂₉ become conductive and the upper 4 bits of the 12 bit digital signal output from the A / D converter When BA ₀ = 0, the buffer B ₂₉ becomes high impedance, and the input and output of the buffer U ₃₀ become conductive, and the lower 8 bits of the 12-bit digital signal output from the A / D converter are transmitted.

트리거부(B₁₀)는 D플립플롭(U₃₂₂) 다수의 논리게이트(U₂₄₂, U₂₅₄, U₂₅₁, U₂₅₂, U₂₇₄)와, 트랜지스터(A₁₆) 및 다수의 수동소자(R₇₀₁, R₇₀₂)로 구성된다.The trigger unit B ₁₀ includes a plurality of logic gates U ₂₄₂ , U ₂₅₄ , U ₂₅₁ , U ₂₅₂ , and U ₂₇₄ , a D flip-flop U ₃₂₂ , a transistor A ₁₆ , and a plurality of passive elements R _701,. R ₇₀₂ ).

여기서 외부에서 전송되어 오는 변환요구신호(예를들어 "1") 즉 트리거신호가 전류제한저항(R₇₀₂)을 통하여 트랜지스터(A₁₆)의 베이스단자에 연결되어 있으며, 트랜지스터(A₁₆)의 콜렉터단자는 전류제한저항(U₇₀₁)을 통해 전원(VCC)과 연결된다.Here, the conversion request signal (eg, “1”) transmitted from the outside, that is, the trigger signal is connected to the base terminal of the transistor A ₁₆ through the current limiting resistor R ₇₀₂ , and the collector of the transistor A ₁₆ . The terminal is connected to the power supply VCC through the current limiting resistor U ₇₀₁ .

이때 트랜지스터(A₁₆)의 베이스에 "1" 신호가 입력되면 트랜지스터(A₁₆)의 콜렉터와 에미터는 서로 도통상태가 되어 콜렉터에서는 "0" 상태의 신호가 인버터(U₂₆₁)로 전송되고, 또 트랜지스터(A₁₆)의 베이스에 "0" 신호가 입력되면 트랜지스터(A₁₆)는 OFF 상태가 되어 콜렉터와 에미터는 서로 오픈(open) 상태가 되고, 콜렉터에서는 "1" 상태의 신호가 인버터(u₂₆₁)에 전송된다.In this case the base of the transistor (A ₁₆₎ "1" signal is the when the transistor collector and the emitter is rendered conductive to each other of (A ₁₆₎ enter the collector, the signal of "0" is sent to the inverter (U _261), also When a "0" signal to the base of the transistor (a ₁₆₎ input transistors (a ₁₆₎ is in the OFF state and the state the collector and the emitter is open (open) to each other, the collector signal of the "1" state, the inverter (u ₂₆₁ ).

한편, 제2도에 도시된 디멀티플렉서(u₅)에서 출력된

신호는 인버터(U₂₆₂)에 입력되어 반전되고, 그 반전된 신호는 OR 게이트(U₂₇₄)에 입력되고, 또 인버터(U₂₆₁)에서 출력된 신호는 OR 게이트(U₂₇₄)에 입력되어 상기 두 입력신호는 OR 게이트(U₂₇₄)에서 OR 연산된후 D플립플롭(U₃₂₂)의 클록(CK) 단자에 입력된다.On the other hand, the output from the demultiplexer (u ₅ ) shown in FIG.

The signal is input to the inverter U ₂₆₂ and inverted, the inverted signal is input to the OR gate U ₂₇₄ , and the signal output from the inverter U ₂₆₁ is input to the OR gate U ₂₇₄ so that the two The input signal is ORed at the OR gate U ₂₇₄ and then input to the clock CK terminal of the D flip-flop U ₃₂₂ .

동시에 제3도에 도시된 PIO(B₃)의 A/D 게이트(U₁₉₃)에서 출력된

신호는 제4도의 트리거부(B₁₀)의 A/D 게이트(U₂₄₂)로 입력되고, 동시에 그 출력이 샘플링부(B₂)의 D플립플롭(U₃₂₁)의 클리어단자(CRL)에 입력된다. 제2도에 도시된 버퍼(U₈)에서 출력되는 신호(BTC)는 인버터(U₂₅₄)에 입력되어 반전되고, 반전된 신호와 상기 신호 (

)는 A/D 게이트(U₂₄₂)에서 A/D 된후 D플립플롭(U₃₂₂)의 RESET단자(R)에 전송된다.Simultaneously output from A / D gate U ₁₉₃ of PIO B ₃ shown in FIG.

The signal is input to the A / D gate U ₂₄₂ of the trigger section B ₁₀ of FIG. 4, and at the same time its output is input to the clear terminal CRL of the D flip-flop U ₃₂₁ of the sampling section B ₂ . do. The signal BTC output from the buffer U ₈ shown in FIG. 2 is input to the inverter U ₂₅₄ , inverted, and the inverted signal and the signal (

) Is A / D at the A / D gate U ₂₄₂ and then transmitted to the RESET terminal R of the D flip-flop U ₃₂₂ .

="1", BTC="0"일때 A/D 게이트(U₂₄₂)의 출력이 "1"이 되고, 저항(R₇₀₂)를 통해 트랜지스터(A₁₆)의 출력이 "1"이 되며, 저항(R₂₀₂)를 통해 트랜지스터(A₁₆)의 베이스단자로 "1" 신호가 들어오면 인버터(U₂₆₁), OR 게이트(U₂₇₄)를 통해서 D플립플롭의 클록(CK) 단자로 클록펄스가 입력하게 되어 D플립플롭(U₃₂₂)의 D단자의 신호인 "1"이 출력단자 Q를 통해 TE 신호로서 전송된다. 또한

신호가 "0"이거나, BTC 신호가 "1"이면 D플립플롭(U₃₂₂)은 RESET 상태를 유지한다.

When = "1" and BTC = "0", the output of the A / D gate U ₂₄₂ becomes "1", and the output of the transistor A ₁₆ becomes "1" through the resistor R ₇₀₂ , and the resistor When the "1" signal is input to the base terminal of the transistor A ₁₆ through (R ₂₀₂ ), the clock pulse is input to the clock (CK) terminal of the D flip-flop through the inverter U ₂₆₁ and the OR gate U ₂₇₄ . As a result, " 1 ", which is a signal of the D terminal of the D flip-flop U ₃₂₂ , is transmitted as the TE signal through the output terminal Q. Also

If the signal is "0" or the BTC signal is "1", the D flip-flop U ₃₂₂ remains in the RESET state.

신호가 "0"일때 D플립플롭(U₃₂₁)은 RESET 상태가 되고,

신호가 "1"일때 D플립플롭(U₃₂₁)은 이네이블상태가 되고, 버퍼(U₂₉, U₃₀)의 출력단자에서 출력되는 BD₆신호가 D플립플롭(U₃₂₁)의 입력단자 D로 전송되고 제2도에 도시된 디멀티플렉서(U₅)에 의해

는 "0"가 되어 D플립플롭(U₃₂₁)의 클록(CK) 단자로 전송되어 클록(CK)으로서 사용된다.

When the signal is "0", D flip-flop (U ₃₂₁ ) is reset.

When the signal is "1", the D flip-flop (U ₃₂₁ ) is enabled, and the BD ₆ signal outputted from the output terminals of the buffers U ₂₉ and U ₃₀ goes to the input terminal D of the D flip-flop (U ₃₂₁ ). Transmitted by the demultiplexer U ₅ shown in FIG.

Becomes "0" and is transferred to the clock CK terminal of the D flip-flop U ₃₂₁ to be used as the clock CK.

그리하여 BD₀="1"일때 A/D 콘버터(A₁)의 20V 입력단자로 연결되는 아날로그 게이트(A₄)의 아날로그 스위치가 OFF되며 10V 입력단자로 연결되는 아날로그 스위치는 ON되고 BD₀="0"일때 A/D 변환기(A₁)의 10V 입력단자로 연결되는 아날로그 게이트(A₄)의 아날로그 스위치가 OFF되며 20V 입력단자로 연결되는 아날로그 스위치는 ON된다.Thus, when BD ₀ = "1", the analog switch of the analog gate (A ₄ ) connected to the 20V input terminal of the A / D converter (A ₁ ) is turned OFF, and the analog switch connected to the 10V input terminal is turned ON and BD ₀ = " When 0 ", analog switch of analog gate (A ₄ ) connected to 10V input terminal of A / D converter (A ₁ ) is turned off, and analog switch connected to 20V input terminal is turned on.

본 발명에 의한 장치를 신호의 흐름을 중심으로 설명하면 다음과 같다. 처음에 전원을 공급하면 초기화작동을 하고 컴퓨터로부터 출력된 어드레스 버스(A₂, A₃, A₄)의 값에 따라 디멀티플렉서(U₅)의 8개출력(Y₀-Y₇)중 Y₃출력단자 "0" 신호를 출력하게 된다.The apparatus according to the present invention will be described below with reference to the flow of signals. When power is supplied for the first time, initialization is executed and Y ₃ out of 8 outputs (Y _0- Y ₇ ) of the demultiplexer (U ₅ ) according to the value of the address bus (A ₂ , A ₃ , A ₄ ) output from the computer. Outputs the terminal "0" signal.

이 신호는 트리거부(B₁₀)에 입력되어 D플립플롭(U₃₂₂)의 출력(Q)는 TE="1"을 출력한다.This signal is input to the triggering section B ₁₀ so that the output Q of the D flip-flop U ₃₂₂ outputs TE = "1".

이 TE 신호는 "1" 상태에 있을때 하드웨어에 의한 A/D 변환채널변경 및 샘플 앤드 홀드 제어와 DMA 전송이 가능하다. 상기 TE="1" 신호는 심플 앤드 홀드 제어부(B₆)에 입력되어 샘플 앤드 홀드 제어부(B₆)는 샘플 앤드 홀드 제어신호(GSH)를 출력하게 된다.This TE signal enables A / D conversion channel change, sample and hold control, and DMA transfer by hardware when in the "1" state. The TE = "1" signal is input to the simple and hold control unit B ₆ so that the sample and hold control unit B ₆ outputs the sample and hold control signal GSH.

그런데, 초기에

신호는 "1"이므로 샘플 앤드 홀드 제어신호(GSH)는 "0"이다. 샘플 앤드 홀드 제어신호(GSH)가 "1"일때는 홀드상태이고, "0"일때는 샘플링상태로서 입력으로부터 아날로그 신호를 수신한다. 그리고 상기 샘플 앤드 홀드 제어신호(GSH)는 샘플링부(B₂)의 버퍼(U₃₁)을 거쳐 샘플 앤드 홀드증폭기(A₆-A₁₁)를 샘플링상태로 만든다. 그러면, 연산증폭기(A₁₂∼A₁₇)를 샘플링상태로 만든다. 그러면, 연산 증폭기(A₁₂∼A₁₇)를 통해 측정하고자 하는 신호가 샘플 앤드 홀드증폭기(A₆∼A₁₁)에 전송되어 샘플링된다.By the way

Since the signal is "1", the sample and hold control signal GSH is "0". When the sample and hold control signal GSH is "1", it is in a hold state and when it is "0", an analog signal is received from an input as a sampling state. The sample and hold control signal GSH puts the sample and hold amplifiers A ₆ -A ₁₁ into the sampling state via the buffer U ₃₁ of the sampling unit B ₂ . The operational amplifiers A _{12 to} A ₁₇ are then brought into the sampling state. Then, the signal to be measured through the operational amplifiers A _{12 to} A ₁₇ is transmitted to the sample and hold amplifiers A _{6 to} A ₁₁ to be sampled.

이어서, TE="1" 인 상태에서 TIMER COUNT="0"가 되어 이 두 신호가 채널 선택부(B₅)의 NAND 게이트(U₂₂₁)에서 논리연산되어서 그 출력은 "1"이 된다. NAND 게이트(U₂₂₁)의 출력신호 "1"이 A/D 변환제어부(B₇)에 입력되어 TIMER COUNT 신호의 하강엣지에서 단안정 멀티바이브레이터(U₃₃)는 출력단자(Q)로 방형파를 출력한다. 이 신호가 변환시작신호(CONVSTART)로서 A/D 변환부(B₁)의 A/D 변환기(A₁)에 입력되어 A/D 변환이 실행된다.Subsequently, in the state of TE = "1", TIMER COUNT = "0", and these two signals are logically _{operated on} the NAND gate U ₂₂₁ of the channel selector B ₅ , and the output thereof becomes "1". The output signal " 1 " of the NAND gate U ₂₂₁ is input to the A / D conversion control unit B ₇ so that at the falling edge of the TIMER COUNT signal, the monostable multivibrator U ₃₃ outputs a square wave to the output terminal Q. Output This signal is input to the A / D converter A ₁ of the A / D conversion section B ₁ as the conversion start signal CONVSTART to perform A / D conversion.

그리고, 단안정 멀티바이브레이터(U₃₃)의 출력단자(Q)에서

신호가 출력되고 이 신호는 채널선택부(B₅)에 샘플 앤드 홀드 제어부(B₆)의 D플립플롭(U₁₀₁)의 출력단자 (

)에서 출력되는 신호 (

)와 논리연산된다. 또한, DMA 완료신호 BTC와 BRESETI 신호는 채널선택부(B₅)에 입력되어 논리 연산된 후, BCD 카운터(U₁₅)의 입력단자(R₀(1), R₀(2))에 입력된다. 이때 BCD 카운터(U₁₅)가 인에이블상태로 된다.Then, at the output terminal Q of the monostable multivibrator U ₃₃

A signal is outputted to the channel selector B ₅ and the output terminal of the D flip-flop U ₁₀₁ of the sample and hold control unit B ₆ .

Signal output from

) And logical operation. In addition, the DMA completion signals BTC and BRESETI signals are inputted to the channel selector B ₅ to be logically operated, and then input to the input terminals R ₀ (1) and R ₀ (2) of the BCD counter U ₁₅ . . At this time, the BCD counter U ₁₅ is enabled.

그리고 D플립플롭(U₁₁₂)의 클록단자(CK)는 "1" 상태를 유지하고 있으므로 D플립플롭(U₁₁₂)의 출력단자(Q,

)는 "1", "0"이다. 여기서 A/D 변환이 종료된후 BCD 카운터(U₁₅)는 "1" 증가된 이진수를 출력한다.And the output terminal of the D flip-flop (U ₁₁₂₎ a clock terminal (CK) is a D flip-flop (U _112), so we maintain a "1" state (Q,

) Are "1" and "0". Here, after the A / D conversion is completed, the BCD counter U ₁₅ outputs a binary number incremented by "1".

상기 BCD 카운터(U₁₅)의 이진수출력은 가산기(U₁₄)에 입력되어 PIO부(B₁₃)에서 출력되는 최초채널번호와 가산되어 디코더/디멀티플렉서(U₁₆)으로 전송된다.The binary output of the BCD counter U ₁₅ is input to the adder U ₁₄ and added to the initial channel number output from the PIO unit B ₁₃ to be transmitted to the decoder / demultiplexer U ₁₆ .

그래서 가산기(U₁₄)의 출력값이 디코더/디멀티플렉서(U₁₆)에서 디코딩되어 디코더/디멀티플렉서(U₁₆)의 6개출력(G₀∼G₅)중 해당되는 한개의 단자로 "0"을 출력한다. 예를들어 채널 2에 해당되는 디코더/디멀티플렉서(U₁₆)의 출력단자(Y₁)에서 "0" 신호가 출력되면 신호 G₁="0"이 되고, 다음번 채널의 전송에 사용된다. 이 신호가 아날로그 멀티플렉서(A₅)의 입력단자(IN₂)에 입력되고, 그에 해당하는 아날로그 스위치가 "ON"되어, 채널 2에 해당하는 샘플 앤드 홀드증폭기(A₇)에 샘플된 신호가 아날로그 멀티플렉서(A₅)를 거쳐 고속연산 증폭기(A₁₅) 및 아날로그 멀티플렉서(A₄)를 통해 A/D 변환기 (A₁)에 입력된다. 이렇게 입력된 아날로그신호는 A/D 변환제어부(B₇)의 단안정 멀티바이브레이터(U₃₃)의 출력(Q)에서 출력되는 변환시작신호 (

)가 "1"이 될때, 12비트 디지털신호로 변환되어 버퍼(U₂₁, U₃₀)에 래치된다. 한개의 채널에 대한 A/D 변환이 끝나서 BEOC 신호의 상승에지가 발생하면 DMA 요청신호인 DRQI-"1"이 버퍼(U₈)을 통해 컴퓨터(예를들면 IBM-XT,AT)로 전송된다. 이 신호를 받은 컴퓨터는 DMA 허가신호 DACK="0"를 본장치로 전송하여 DMA 모드에 의해 데이터가 메모리부에 다음과 같이 기입된다.So is the output value of the adder (U ₁₄₎ decode in a decoder / demultiplexer (U ₁₆₎ and outputs a "0" to one of the terminals of the six output (G ₀ ~G ₅₎ of the decoder / de-multiplexer (U ₁₆₎ . For example, if the signal "0" is output from the output terminal Y ₁ of the decoder / demultiplexer U ₁₆ corresponding to the channel 2, the signal G ₁ = 0 is used for transmission of the next channel. The signal is input to the input terminal IN ₂ of the analog multiplexer A ₅ , the corresponding analog switch is turned “ON”, and the sampled signal to the sample and hold amplifier A ₇ corresponding to channel 2 is analog. It is input to the A / D converter A ₁ via a multiplexer A ₅ and a high speed operational amplifier A ₁₅ and an analog multiplexer A ₄ . The analog signal inputted in this way is a conversion start signal output from the output Q of the monostable multivibrator U ₃₃ of the A / D conversion control unit B ₇ .

Becomes 1, it is converted into a 12-bit digital signal and latched in the buffers U ₂₁ and U ₃₀ . If the rising edge of BEOC signal occurs after A / D conversion of one channel, DMA request signal DRQI- "1" is transmitted to the computer (eg IBM-XT, AT) through buffer U ₈ . . Upon receiving this signal, the computer transmits the DMA permission signal DACK = " 0 " to the apparatus, and data is written to the memory section in the DMA mode as follows.

BA₀="0"일때, 즉 짝수 어드레스일때 버퍼(U₂₉)는 하이임피전스가 되고 버퍼(U₃₀)는 도통상태가 되어 A/D 변환된 12비트 디지털신호중 하위 8비트만이 컴퓨터의 I/O 버스에 출력되어 메모리부에 직접 기입된다. 다음에 BAO=1이 되고, 버퍼(U₃₀)는 하이임피던스상태가 되고 버퍼(U₂₉)는 도통상태가 되어 4비트만이 메모리부에 직접 기입된다. 즉, 상기 (

) =0 신호가 클록으로 입력되는 DMA 제어부(B₈)의 D플립플롭(U₁₀₂)의 출력(Q)에 D플립플롭(U⁺⁺⁺)의 출력(이때의 Q="0")와 OR 연산되고 그 결과치 DRQ₁="1"을 컴퓨터에 전송하여 DMA를 요청한다. 다시 컴퓨터는 DACK="0" 신호를 본발명에 의한 장치로 전송하고 도통상태인 버퍼(29)에 래치된 상위 4비트가 메모리부에 직접 기입된다.When BA ₀ = "0", that is, even address, the buffer (U ₂₉ ) becomes high impedance and the buffer (U ₃₀ ) becomes conductive so that only the lower 8 bits of the A / D converted 12-bit digital signal are Output to the / O bus and write directly to the memory. Next, BAO = 1, the buffer U ₃₀ is in the high impedance state, the buffer U ₂₉ is in the conduction state, and only 4 bits are written directly to the memory unit. That is, the (

) = 0 output of the D flip-flop (U ⁺⁺⁺ ) to the output (Q) of the D flip-flop (U ₁₀₂ ) of the DMA control unit (B ₈ ) to which the signal is input as a clock. OR operation and the result DRQ ₁ = " 1 " The computer again sends a DACK = " 0 " signal to the device according to the present invention and the upper four bits latched in the buffer 29 in the conductive state are written directly to the memory section.

DMA 제어부(B₈)의 D플립플롭(U₁₁)과 D플립플롭(U₁₀₂)의 출력단자(Q)는 다시 "0"로 크리어된다. 이렇게 하여 한채널을 A/D 변환한후 다음 채널을 A/D 변환하기 전에 2회의 DMA를 전송한다. 상기 과정은 제6도에 파형도로서 설명되어 있다.The output terminal Q of the D flip-flop U ₁₁ and the D flip-flop U _{102 of the} DMA controller B ₈ is again cleared to "0". In this way, two DMAs are transmitted after A / D conversion of one channel and before A / D conversion of the next channel. This process is described as a waveform diagram in FIG.

한편, 앞서 설명한 바와같이 최초채널에 입력된 신호를 DMA 전송한후 다음번 채널에 대응하는 신호가 A/D 변환기(A₁)에 입력되어 이렇게 입력된 신호는 앞서 설명된 과정으로 DMA 전송되는데 최후채널까지 DMA 전송되면, 최후 입력채널번호와 가산기(U₁₄)에서 출력되는 BCD수와 일치할 때, 비교기(U₁₇)의 출력(A=B)에서 "1"이 샘플 앤드 홀드 제어부(B₆)의 D플립플롭(U₁₀₁)의 입력(D)에 인가되고, 변환끝을 알리는

신호를 클록으로 하여 D플립플롭(U₁₀₁)의 출력(Q)에서 출력되는 AB="0" 신호가 채널선택부(B₅)에 입력된다. 이때 BCD 카운터(U₁₅)는 클리어되는 십진수 0부터 다시 카운터하게 된다. (제5b도 C파형 참조)Meanwhile, as described above, the signal input to the first channel is DMA-transmitted, and then the signal corresponding to the next channel is input to the A / D converter A ₁ so that the input signal is DMA-transmitted in the above-described process. When DMA is transmitted up to " 1 " at the output A = B of the comparator U ₁₇ when the last input channel number and the number of BCDs output from the adder U ₁₄ match, the sample and hold control unit B ₆ Is applied to the input (D) of the D flip-flop (U ₁₀₁ ) of the

The AB = "0" signal, which is output from the output Q of the D flip-flop U ₁₀₁ with the signal as the clock, is input to the channel selector B ₅ . At this time, the BCD counter U ₁₅ is counted again from the decimal number 0 to be cleared. (See Figure 5b, Waveform C)

이상 설명한 바와같이 본발명에 의한 장치는 다수의 채널에서 입력되는 아날로그신호를 동시에 샘플링하고 홀딩하여 순차적으로 A/D 변환하고 DMA 전송하여 컴퓨터의 메모리에 저장한다.As described above, the device according to the present invention simultaneously samples and holds analog signals input from a plurality of channels, sequentially performs A / D conversion, DMA transfer, and stores them in a computer memory.

이 저장된 데이터를 이용하여 단시간 동안 충격을 받은 고체구조물의 각각의 장소에서의 스트레스 및 가속도등을 시간차 없이 측정할 수 있고, 속도변화가 심한 유체의 속도 성분을 동시 측정하는 것이 가능하다.Using this stored data, it is possible to measure the stress and acceleration at each location of a solid structure that has been impacted for a short time without time difference, and to simultaneously measure the velocity component of a fluid having a high velocity change.

Claims

An apparatus for A / D conversion of a plurality of signals inputted from a plurality of channels and directly stored in a memory of a controller, wherein the plurality of input signals inputted through a plurality of input channels are simultaneously sampled and held to sequentially sample each channel. One or more buffers for sampling (B ₂ ) outputting a signal, an A / D conversion unit (B ₁ ) for receiving signals from the sampling unit, and performing A / D conversion, and a digital signal output from the A / D conversion unit. U ₂₉ , U ₃₀ ,... An interface unit (B ₉ ) for sequentially dividing the buffer into two parts and outputting a corresponding signal to the controller, a PIO (R ₃ ) for latching the first channel number signal and the last channel number signal output from the controller; The PIO unit receives the signals corresponding to the first channel number and the last channel number, increases the first channel number by the number of A / D conversions, and outputs a predetermined signal when the value is the same as the last channel number. A channel selector (B ₅ ) for outputting a signal for selecting a corresponding channel of the sampling unit corresponding to the number of conversion times, and a value obtained by adding an initial channel number and an A / D conversion frequency in the channel selector is the last channel number. The sample and hold control unit (B ₆ ) for receiving the output signal and outputs a signal for controlling the sampling unit, and a period corresponding to receiving data from the control unit DMA controller for generating a square wave and controls the DMA transfer to the signals of the square wave from the timer unit (B ₄₎ and said A / D converter (B ₁₎ and the control unit which outputs to the channel selection unit ( B ₈ ) A / D converter characterized in that consisting of.

2. The apparatus of claim 1, wherein the sampling unit B ₂ receives an analog signal from a plurality of channels and corresponds to each channel that is sampled and held by a sample and hold control signal from the sample and hold control unit B ₆ . Sample and hold amplifiers A _{6 to} A ₁₁ , one or more analog multiplexers A ₄ and A ₅ switching according to the channel selected as the sampling signal, and sampling transmitted on the channel by switching of the analog multiplexers. An A / D converter comprising a signal amplifier (A ₁₈ ) for offset correction.

2. The BCD counter U ₁₅ of claim 1, wherein the channel selector B ₅ increases by one when the A / D conversion of one channel is completed, and the output value of the BCD counter and the PIO unit B _3. Is not equal to when compared with the adder (U ₁₄ ) for adding and outputting the first input channel number value transmitted from the same with the last input channel number value transmitted from the adder output and the PIO unit (B ₃ ). A comparator (U ₁₇ ) for outputting different signals at each time, a decoder / multiplexer (U ₁₆ ) for receiving the adder output, transmitting a signal for selecting a channel to be A / D converted next to the sampling means, and a last channel. A is composed of a plurality of logic elements for generating a signal for clearing the BCD counter by receiving a signal transmitted from the sample and hold control unit (B ₆ ) to return to the first channel when A / D conversion / D inverter.

The method of claim 1, wherein the sample and hold control unit (B ₆ ) receives the signal transmitted from the channel selector (B ₅ ) D flip-flop (U ₁₀₁ ), the D- flip-flop (U ₁₀₁ ) is converted Since the end signal is input to the clock terminal, its output is applied to the sampling unit B ₂ by applying the sample and hold control signal GSH through two NAN gates U ₃₆₃ and U ₂₆₄ . A / D inverter made.