KR940001286B1 - High-load resistor of semiconductor device - Google Patents

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KR940001286B1 KR1019900014617A KR900014617A KR940001286B1 KR 940001286 B1 KR940001286 B1 KR 940001286B1 KR 1019900014617 A KR1019900014617 A KR 1019900014617A KR 900014617 A KR900014617 A KR 900014617A KR 940001286 B1 KR940001286 B1 KR 940001286B1
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Abstract

The method for maximising the resistance of the polysilicon line resistor by making the line width and depth narrower than minimum ones processed by the existing exposing technology comprises the steps of: (a) forming a cell isolation layer having a U shaped groove formed on the inside of the trench; (b) forming a polysilicon layer as the load resistor on the inside of the groove; (c) forming an insulation layer on the whole region except contact holes formed on both upper ends of the polysilicon layer; and (d) forming contact pads connected to each other through the contact holes.

Description

반도체 장치의 고부하 저항기 및 그 제조방법High load resistor of semiconductor device and manufacturing method thereof

제1a도 및 제1b도는 종래기술에 의해 절연층 상부에 부하저항기 마스크를 배열하여 폴리실리콘 부하저항기를 형성한 단면도.1A and 1B are cross-sectional views in which a polysilicon load resistor is formed by arranging a load resistor mask on an insulating layer according to the prior art.

제2도는 본 발명에 의해 소자격리 트랜치(Device Isolation Trench) 마스크, 콘택패드 마스크 및 자기정렬형 폴리실리콘 선저항 영역을 도시한 레이아웃트 도면.2 is a layout diagram showing a device isolation trench mask, a contact pad mask and a self-aligned polysilicon wire resistance region according to the present invention.

제3a에서 제3d도는 제2도의 a-a' 단면을 따라 폴리실리콘 저항기를 형성하는 단계를 나타낸 단면도.3a through 3d are cross-sectional views illustrating the step of forming a polysilicon resistor along the a-a 'cross-section of FIG.

제4도는 제2도의 b-b' 단면을 따라 폴리실리콘 저항기에 콘택패드를 형성한 것을 나타낸 단면도.4 is a cross-sectional view showing a contact pad formed on a polysilicon resistor along the b-b 'cross-section of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 절연층 2 : 폴리실리콘층1 Insulation layer 2 Polysilicon layer

2A,2B : 부하저항기용 폴리실리콘층 3 : 감광막2A, 2B: Polysilicon layer for load resistor 3: Photosensitive film

3A : 감광막 패턴 4 : 실리콘 기판3A: Photosensitive Film Pattern 4: Silicon Substrate

5 : 식각정지층(Etch Stopping Layer)용 절연층5: Insulation layer for Etch Stopping Layer

6 : 산화막층 7 : 트렌치6: oxide film layer 7: trench

8 : 소자격리용 절연층 9 : U자형 홈8 Insulation layer for device isolation 9 U-shaped groove

10 : 폴리실리콘층 11 : 부하저항기10 polysilicon layer 11: load resistor

12 : 층간절연층 13 : 도프된 폴리실리콘층12 interlayer insulation layer 13 doped polysilicon layer

14 : 콘택패드 15 : 콘택홀14: contact pad 15: contact hole

A : 소자격리 트렌치 마스크A: device isolation trench mask

B : 자기정렬된 폴리실리콘 선저항영역 C : 콘택패드 마스크B: Self-aligned polysilicon wire resistance area C: Contact pad mask

본 발명은 고집적 반도체 장치의 고부하 저항기 및 그 제조방법에 관한 것으로, 특히 트렌치 형태의 소자 격리내에 자기정렬된 폴리실리콘선저항을 형성하는 반도체 장치의 고부하 저항기 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a high load resistor of a highly integrated semiconductor device and a method of manufacturing the same, and more particularly to a high load resistor of a semiconductor device forming a self-aligned polysilicon wire resistance in trench isolation device isolation.

SRAM의 단위셀은 4개의 트랜지스터와 2개의 부하저항기로 구성되어 있고, 부하 저항기의 저항값은 대기전류(Standby Current)와 관련되어 있어 부하저항기의 저항값을 극대화시킴으로써 대기전류를 낮추어 저소모 전력소자를 제조할 수 있다.The unit cell of the SRAM consists of four transistors and two load resistors, and the resistance of the load resistor is related to the standby current, which maximizes the resistance of the load resistor, thereby lowering the standby current to reduce the power consumption. Can be prepared.

일반적으로 사용되는 부하저항기는 진성폴리실리콘(Intrinsic Polysilicon)의 평판막대 저항기 형태로서 저항값을 높히기 위해 그 두께와 폭을 줄여 단면적을 최소화시키고 있다. 그러나 이 폴리실리콘 평판 막대 저항기의 폭은 노광기술 (Lithography)에 의한 최소선폭에 의해 제약을 받게 되는바 종래의 기술은 부하저항기 형성시 진성폴리실리콘을 노광.식각 기술에 의해 제조함으로써 수백기가 Ω(109Ω)(Giga Ohm) 정도의 저항값을 얻고 있다.Generally used load resistors are intrinsic polysilicon flat bar resistors that minimize the cross-sectional area by reducing their thickness and width to increase resistance. However, the width of this polysilicon flat bar resistor is limited by the minimum line width by lithography. In the conventional technique, since the intrinsic polysilicon is produced by the exposure and etching technique when the load resistor is formed, hundreds of groups can be reduced. A resistance value of about 10 9 Ω) (Giga Ohm) is obtained.

그러나, 반도체 소자의 고집적화 추세에 따라 대기전류를 극소화시키기 위하여 1012Ω(Tera Ohm) 정도의 고저항 값이 요구되지만 종래의 기술에 의해서는 이러한 요건을 쉽게 만족시키기 어렵다.However, in order to minimize the quiescent current according to the trend of high integration of semiconductor devices, a high resistance value of about 10 12 Ω (Tera Ohm) is required. However, the conventional technology does not easily satisfy these requirements.

따라서, 본 발명은 상기의 문제점을 해결하기 위해 소자격리용 트렌치 구조 내벽을 따라 성장된 소자격리 절연층의 중심부위에 U-그로브(U-Groove) 형태로 길게 형성된 홈내부에 자기정렬된 폴리실리콘선저항을 제조함으로써 그 선폭 및 두께를 노광기술의 최소가공선폭 이하로 극소화시켜 폴리실리콘선저항기의 저항값을 극대화하고 고집적시킨 반도체 장치의 고부하 저항기 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a self-aligned polysilicon in a groove formed in a U-groove shape on the center of the device isolation insulating layer grown along the inner wall of the device isolation trench structure to solve the above problem. It is an object of the present invention to provide a high load resistor and a method for manufacturing the semiconductor device in which the line width and thickness thereof are minimized to less than the minimum processing line width of the exposure technique to maximize the resistance value of the polysilicon wire resistor and to integrate the wire resistance.

본발명의 반도체 장치의 고부하 저항기에 의하면, 실리콘 기판 내측으로 예정된 폭과 길이를 가지고 형성되는 트렌치와, 상기 트렌지 내부면을 따라 형성되되, 트렌치 상부 내측에 상기 트렌치 길이 방향으로 형성된 U자형 홈을 가지는 소자격리용 절연층과, 상기 소자격리용 절연층의 U자형 홈내에 그의 길이 방향으로 침착되는 부하저항기용 폴리실리콘층과, 상기 폴리실리콘층의 양단 상부에 형성된 각각의 콘택홀을 제외한 전체영역에 형성된 층간절연층과, 상기 폴리실리콘층의 양단 상부에 형성된 콘택홀을 통하여 콘택패드가 접속되되, 제각기 이격되어 있는 콘택패드로 구성되어, 그로인하여 트렌치 구조내에 소자격리용 절연층이 형성되고 소자격리용 절연층 소정상부에 고부하 저항기가 형성되어 소자격리 병합구조용 고부하 저항기인 것을 특징으로 한다.According to the high load resistor of the semiconductor device of the present invention, a trench having a predetermined width and length inside a silicon substrate and a U-shaped groove formed along the inner surface of the trench and formed in the trench length direction inside the trench are formed. The entire area except the insulating layer for isolation, the load-resistance polysilicon layer deposited in its longitudinal direction in the U-shaped groove of the isolation layer, and each contact hole formed on both ends of the polysilicon layer. Contact pads are connected to each other through contact holes formed on both ends of the polysilicon layer, and contact pads are spaced apart from each other, thereby forming an isolation layer for isolation in a trench structure. The high load resistor is formed on the upper part of the insulating layer for qualification and is a high load resistor for And a gong.

본발명의 반도체 장치의 고부하 저항기의 제조방법에 의하면, 실리콘 기판 상부에 식각정지층용 절연층과 산화막층을 소정두께 적층시킨 다음, 상기 산화막층 상부에 감광막을 도포하고 노광.현상 기술에 의해 상기 감광막을 소정부분 제거한 감광막 패턴을 형성하는 단계와, 상기 공정후 비등방성 식각공정으로 상기 감광막이 제거된 부분의 상기 산화막층과 식각정지층용 절연층을 식각하여 소정부분의 실리콘 기판이 노출된 소자격리 트렌치 마스크를 형성하고, 상기 감광막 패턴을 제거하는 단계와, 상기 공정후 비등방성 식각으로 상기 실리콘 기판을 소정깊이 식각하여 저부 및 측벽을 갖는 트렌치를 형성하는 단계와, 상기 소자격리 트렌치 마스크용 산화막을 제거하여 식각정지층용 절연층을 노출시킨 다음 상기 식각정지층용 절연층 및 트렌치 저부 및 측벽 상부에 소정두께의 소자격리용 절연층을 증착하여 그로인하여 트렌치 상부의 소자격리용 절연층 상부에는 자기정렬된 U자형 홈을 형성하는 단계와, 상기 소자격리용 절연층 상부에 폴리실리콘층을 증착한후 평탄화 공정으로 상기 U자형 홈상부까지 상기 폴리실리콘층을 평탄화시키는 단계와, 상기 폴리실리콘층과 소자격리용 절연층을 식각정지층용 절연층이 노출되기까지 식각하여 부하저항기를 형성한 다음, 식각정지층용 절연층을 제거하는 단계와, 상기 실리콘 기판, 소자격리용 절연층, 폴리실리콘층 상부에 전체적으로 층간절연층을 증착하고, 상기 폴리실리콘층 양단부의 소정부분 층간 절연층을 식각하여 상기 폴리실리콘층 양단부를 노출시킨 다음, 그 상부에 콘택패드를 형성하는 단계로 이루어져, 그로인하여 트렌치 상부의 소자격리용 절연층 상부에 자기정렬된 U자형 홈에 폴리실리콘층으로된 부하저항기를 제조하는 것을 특징으로 한다.According to the manufacturing method of the high load resistor of the semiconductor device of the present invention, an insulating layer for an etch stop layer and an oxide layer are laminated on a silicon substrate by a predetermined thickness, and then a photosensitive layer is coated on the oxide layer and exposed to the photosensitive layer by exposure. Forming a photoresist pattern having a predetermined portion removed, and etching the oxide layer and the etch stop layer insulating layer of the portion where the photoresist is removed by an anisotropic etching process after the process. Forming a mask, removing the photoresist pattern, etching the silicon substrate a predetermined depth by anisotropic etching after the process, forming a trench having a bottom portion and sidewalls, and removing the oxide isolation layer for the isolation isolation mask To expose the insulating layer for the etch stop layer and then the insulating layer and the trench for the etch stop layer. Depositing a device isolation insulating layer having a predetermined thickness on the bottom and sidewalls to form a self-aligned U-shaped groove on the device isolation insulating layer on the trench, and polysilicon on the device isolation insulating layer. Forming a load resistor by depositing a layer and planarizing the polysilicon layer to the upper portion of the U-shaped groove by a planarization process, and etching the polysilicon layer and the isolation layer for device isolation until the insulating layer for etching stop layer is exposed. Thereafter, removing the etch stop layer insulating layer, depositing an interlayer insulating layer over the silicon substrate, the device isolation insulating layer, and the polysilicon layer, and etching the interlayer insulating layers at both ends of the polysilicon layer. Exposing both ends of the polysilicon layer, and then forming contact pads thereon, thereby forming a trench top. In a self-aligned U-groove with polysilicon load resistor layer on predetermined qualifications Lyon upper insulating layer is characterized in that production.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1a도 및 제1b도는 종래의 노광.식각 기술에 의해 형성되는 폴리실리콘 부하저항기 제조공정의 단면도이다.1A and 1B are cross-sectional views of a polysilicon load resistor manufacturing process formed by conventional exposure and etching techniques.

제1a도는 부하저항기용 도전층으로 폴리실리콘층(2)을 절연층(1)의 상부에 증착하고 그 상부에 감광막(3)을 도포한 후 노광기술에 의해 형성할 수 있는 최소선폭으로 감광막 패턴(3A)을 형성한 상태의 단면도이다.FIG. 1A is a conductive layer for a load resistor. The polysilicon layer 2 is deposited on top of the insulating layer 1, and the photoresist film 3 is coated on the photoresist layer. It is sectional drawing of the state which formed 3A.

제1b도는 상기 공정으로 노출된 폴리실리콘층(2)을 식각한 후 상부 감광막(3)을 제거하여 부하저항기용 폴리실리콘층(2A,2B)을 형성한 상태의 단면도로서, 저항은 길이에 비례하고 단면적에 반비례함으로, 저항의 극대화를 위해서는 저항 길이를 증가시키고 단면적을 최소화하여야 하는바 길이를 증가시키는 것은 소자의 집적도가 낮아지는 문제가 있고, 단면적을 최소화시키기 위해서는 폴리실리콘층의 폭을 줄이면 되지만 노광.식각 기술에 의해 형성할 수 있는 폭은 한정되어 있는 것이다.FIG. 1B is a cross-sectional view of the polysilicon layer 2A and 2B formed by removing the upper photoresist film 3 after etching the polysilicon layer 2 exposed by the above process, wherein the resistance is proportional to the length. And inversely proportional to the cross-sectional area, the resistance length must be increased and the cross-sectional area must be minimized in order to maximize the resistance. Increasing the length has a problem of lowering the degree of integration of the device. The width which can be formed by exposure and etching techniques is limited.

제2도는 본발명에 의해 부하저항기를 형성할 때 마스크층 및 부하저항기 영역을 도시한 레이아웃트 도면으로서, 소자격리 트렌치 마스크(A), 자기정렬된 폴리실리콘 선저항 영역(B) 및 콘택패드 마스크(C)를 실리콘 기판 상부에 배열한 것을 도시한 것이다. 여기에서 부하저항기는 상기 자기정렬된 폴리실리콘선저항영역(B)에 형성되는데 제1b도에 도시한 종래 기술에 비교하여 선폭 및 두께를 더욱 극소화시킬 수 있다.FIG. 2 is a layout diagram showing a mask layer and a load resistor region when forming a load resistor according to the present invention, in which a device isolation trench mask A, a self-aligned polysilicon wire resistance region B, and a contact pad mask are shown. The arrangement of (C) on the silicon substrate is shown. Here, the load resistor is formed in the self-aligned polysilicon wire resistance region B, which can further minimize the line width and thickness as compared to the prior art shown in FIG.

제3a도 내지 제3d도는 본 발명에 의해 부하저항기 제조단계를 도시한 것으로 제2도의 a-a'선을 따라 절단한 것을 가정하여 그 과정을 설명하기 위한 단면도이다.3A to 3D are cross-sectional views illustrating a process of manufacturing a load resistor according to the present invention and assuming that it is cut along a line a-a 'in FIG.

제3a도는 실리콘 기판(4) 상부에 후공정인 평탄화 공정시 사용되는 식각정지층용 절연층(5)(Etch Stopping layer 예를들어 질화막층)과 트렌치 식각시의 마스크용 산화막층(6)을 소정두께로 각각 형성한 다음 산화막층(6) 상부에 감광막(3)을 도포한 후 노광 현상기술에 의해 감광막 패턴(3A)을 형성한 다음, 노출된 상기 산화막층(6)과 식각정지층용 절연층(5)을 비등방성 식각 공정에 의해 순차적으로 식각하여 소자격리 트렌치 마스크(A)를 형성한 상태의 단면도이다.3A illustrates an etching stopping layer 5 (for example, a nitride film layer) used for a post-planarization process on the silicon substrate 4 and a mask oxide layer 6 for trench etching. After forming each thickness, the photoresist film 3 was applied on the oxide film layer 6, and then the photoresist pattern 3A was formed by an exposure developing technique. The exposed oxide film layer 6 and the insulating layer for etch stop layer were formed. It is sectional drawing of the state in which element isolation trench mask A was formed by etching (5) sequentially by an anisotropic etching process.

제3b도는 상기 감광막 패턴(3A)을 제거한 다음 상기 소자격리 트렌치 마스크(A)의 노출된 부분의 실리콘기판(4)을 비등방성식각에 의해 소정 깊이 식각하여 저부 및 측벽을 갖는 트렌치(7)를 형성한 상태의 단면도이다.FIG. 3B shows the trench 7 having the bottom and sidewalls by removing the photoresist pattern 3A and then etching the silicon substrate 4 of the exposed portion of the device isolation trench mask A by anisotropic etching to a predetermined depth. It is sectional drawing of the state formed.

제3c도는 상기 소자격리 트렌치 마스크(A)용 산화막층(6)을 식각정지층용 절연층(5) 및 실리콘 기판(4)에 대한 선택비가 높은 습식식각으로 제거한 후 노출된 식각정지층용 절연층(5)의 상부, 트렌치(7) 저부 및 측벽 상부에 소정두께의 소자격리용 절연층(8)(예를들어 산화막층)을 형성하여 상기 트렌치(7) 저부 및 측면 상부에는 소정두께로 일정하게 형성된 소자격리용 절연층(8)으로 인하여 자기정렬되어 형성된 소정길이의 U자형 홈(9)이 형성된다. 후공정으로 상기 소자격리용 절연층(8)의 상부에 폴리실리콘층(10)을 증착한후 평탄화 공정에 의해 상기 U자형 홈(9)의 상부까지 평탄화시킨 상태의 단면도이다. 여기에서 주지할 것은 상기 폴리실리콘층(10)은 진성(Intrinsic)을 사용하거나 상기 폴리실리콘층(10)을 증착한 후 고저항 성분을 갖도록 불순물을 낮게 도핑(Low doping)시켜도 된다.FIG. 3C illustrates the oxide isolation layer 5 for the isolation isolation mask A by removing the insulating layer 5 for the etch stop layer 5 and the wet etching having a high selectivity to the silicon substrate 4 and then exposing the insulating layer for the etch stop layer. 5, the isolation layer 8 (for example, an oxide layer) having a predetermined thickness is formed on the upper portion of the trench 7, the bottom of the trench and the sidewalls, and is uniformly formed at a predetermined thickness on the bottom of the trench 7 and the upper side of the sidewall. The U-shaped groove 9 having a predetermined length formed by self-alignment is formed by the formed device isolation insulating layer 8. A cross-sectional view of the polysilicon layer 10 deposited on the device isolation insulating layer 8 in a later step and then planarized to the top of the U-shaped groove 9 by a planarization process. Note that the polysilicon layer 10 may be intrinsic, or may be doped with low impurities to have a high resistance component after the polysilicon layer 10 is deposited.

제3d도는 상기 소자격리용 절연층(8)과 폴리실리콘층(10)을 1 : 1 선택비의 불소(Fluorin)계 (예를들어 NF3/CF4/O2) 개스를 사용한 건식식각 공정 또는 메커니칼 폴리싱(Mechanical Polishing) 공정으로 상기 소자격리용 절연층(8)과 폴리실리콘층(10)을 상기 식각정지층용 절연층(5)이 노출되기까지 식각하여 부하저항기(11)를 형성한 다음, 상기 식각정지층용 절연층(5)이 상기 실리콘 기판(4), 소자격리용 절연층(8), 폴리실리콘층(10)에 대한 고선택비를 갖는 습식식각 예를들어 인산 (Phosphoric acid)을 사용하여 상기 식각 정지층용 절연층(5)을 제거한 다음 전체적으로 층간절연층(12)을 형성한 상태의 단면도로서, 상기 소자격리용 절연층(8) 상부에 형성된 소정길이의 자기정렬된 폴리실리콘층(10)이 부하저항기(11)로 사용되는데 제1b도에 도시한 종래기술의 노광 및 식각 기술에 의해 형성된 부하저항기용 폴리실리콘층(2A 및 2B)보다 더 극소한 부하저항기 선폭을 얻을 수 있다.FIG. 3d illustrates a dry etching process using the isolation layer 8 and the polysilicon layer 10 in a 1: 1 ratio of a fluorine-based (eg NF 3 / CF 4 / O 2 ) gas. Alternatively, the device isolation insulating layer 8 and the polysilicon layer 10 may be etched by the mechanical polishing process until the etch stop layer insulating layer 5 is exposed to form a load resistor 11. Then, the etching stop layer insulating layer 5 is wet etching having a high selectivity for the silicon substrate 4, the device isolation insulating layer 8, and the polysilicon layer 10, for example, phosphoric acid (Phosphoric acid) is used to remove the etch stop layer insulating layer (5), and then form an interlayer insulating layer (12) as a whole. The polysilicon layer 10 is used as the load resistor 11, and the exposure and etching of the prior art shown in FIG. It is possible to obtain a much smaller load resistor line width than the polysilicon layers 2A and 2B for load resistors formed by the technique.

제4도는 제2도의 b-b'를 절단한 것을 도시한 단면도로서, 제3a도 내지 제3d도의 공정단계에 의해 제조된 폴리실리콘층(10)으로된 부하저항기(11)에 콘택패드 (14)를 형성하기 위해 제3d도의 실리콘 기판(4), 소자격리 절연층(8) 및 폴리실리콘층(10)의 상부에 전체적으로 층간절연층(12)을 증착한 다음, 상기 후에 콘택홀이 형성될 소자격리 절연층(8)의 소정상부와 양단부 폴리실리콘층(10) 상부의 층간절연층(12)을 완전히 식각하여 콘택홀(15)을 형성하고, 그로인하여 상기 폴리실리콘층(10)을 노출시킨 다음, 도전층으로 도프된 폴리실리콘층(13)을 증착한후 패턴공정으로 소정부분의 도전층으로 도프된 폴리실리콘층(13)을 제거하여 콘택패드(14)를 형성한 것으로 그로인하여 상기 콘택패드(14)는 상기 콘택홀(15)을 통하여 상기 부하저항기용 폴리실리콘층(10)에 접속되고, 실리콘기판(4)과는 상기 소자격리용 절연층(8) 및 층간절연층(12)에 의해 절연되게 된다.FIG. 4 is a cross-sectional view illustrating the cutting of b-b 'of FIG. 2, wherein the contact pad 14 is connected to the load resistor 11 made of the polysilicon layer 10 manufactured by the process steps of FIGS. 3A to 3D. In order to form the interlayer insulating layer 12 as a whole on top of the silicon substrate 4, the device isolation insulating layer 8 and the polysilicon layer 10 of FIG. The upper part of the device isolation insulating layer 8 and the interlayer insulating layer 12 on both ends of the polysilicon layer 10 are completely etched to form a contact hole 15, thereby exposing the polysilicon layer 10. And then depositing a polysilicon layer 13 doped with a conductive layer, and then removing the polysilicon layer 13 doped with a conductive layer in a predetermined portion by a pattern process to form a contact pad 14. The contact pad 14 is connected to the polysilicon layer 10 for the load resistor through the contact hole 15. The silicon substrate 4 is insulated from the device isolation insulating layer 8 and the interlayer insulating layer 12.

상기한 바와같이, 본 발명은 최소단면적의 자기정렬형 고부하 저항기를 마스크 없이 소자격리용 절연층(8)구조내에 병합형태로 제조함으로써, 초고집적화 소자의 제한된 면적을 소자격리목적 및 극대화된 부하저항기로서 동시에 활용하며, 마스크 없이 자기정렬되므로 제조원가절감 및 공정간소화를 이루며, 기판표면이 평탄화되어 후속공정을 용이하게 하는 장점이 있다.As described above, the present invention manufactures a minimum cross-sectional self-aligning high load resistor in the form of a merger in a device isolation insulating layer (8) structure without a mask, thereby limiting the limited area of the ultra-high integration device to the device isolation and maximized load resistor. Simultaneously utilized as a self-aligning without a mask, the manufacturing cost is reduced and the process is simplified, and the substrate surface is flattened to facilitate the subsequent process.

Claims (11)

고집적 반도체 장치의 고부하저항기에 있어서, 실리콘 기판(4) 내측으로 예정된 폭과 길이를 가지고 형성되는 트렌치(7)와, 상기 트렌치 내부면을 따라 형성되되, 트렌치 상부 내측에 상기 트렌치 길이 방향으로 형성된 U자형 홈(9)을 가지는 소자격리용 절연층(8)과, 상기 소자격리용 절연층의 U자형 홈내에 그의 길이 방향으로 침착되는 부하저항기용 폴리실리콘층(10)과, 상기 폴리실리콘층의 양단 상부에 형성된 각각의 콘택홀(15)을 제외한 전체영역에 형성된 층간절연층(12)과, 상기 폴리실리콘층의 양단 상부에 형성된 콘택홀을 통하여 콘택패드(14)가 접속되되, 제각기 이격되어 있는 콘택패드로 구성되어, 그로인하여 트렌치 구조내에 소자격리용 절연층(8)이 형성되고 소자격리용 절연층의 소정상부에 고부하 저항기가 형성되어 소자격리 병합구조인 것을 특징으로 하는 반도체 장치의 고부하 저항기.In the high load resistor of the highly integrated semiconductor device, a trench 7 is formed to have a predetermined width and length inside the silicon substrate 4, and is formed along the inner surface of the trench, and is formed in the trench length direction inside the trench upper portion. A device isolation insulating layer 8 having a male groove 9, a load resistor polysilicon layer 10 deposited in its length direction in a U-shaped groove of the device isolation insulating layer, and the polysilicon layer The contact pads 14 are connected to each other through the interlayer insulating layer 12 formed in the entire region except for each of the contact holes 15 formed at both ends, and the contact holes formed at both ends of the polysilicon layer, respectively. And contact isolation pads, whereby an isolation layer 8 for isolation is formed in the trench structure, and a high load resistor is formed over a predetermined portion of the isolation layer for isolation. High load resistor of the semiconductor device, characterized by. 제1항에 있어서, 상기 소자격리용 절연층(8)은 산화막인 것을 특징으로 하는 반도체 장치의 고부하 저항기.2. The high load resistor of the semiconductor device according to claim 1, wherein the isolation layer (8) is an oxide film. 제1항에 있어서, 상기 폴리실리콘층(10)은 진성 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 고부하 저항기.2. The high load resistor of claim 1 wherein the polysilicon layer (10) is an intrinsic polysilicon layer. 제1항에 있어서, 상기 폴리실리콘층(10)은 고저항이 되도록 불순물이 낮게 도프된 것을 특징으로 하는 반도체 장치의 고부하 저항기.2. The high load resistor of claim 1, wherein the polysilicon layer (10) is doped with low impurities so as to have high resistance. 제1항에 있어서, 상기 콘택패드(14)는 도프된 폴리실리콘층(13)을 패턴공정으로 소정부분 제거하여 형성한 것을 특징으로 하는 반도체 장치의 고부하 저항기.2. The high load resistor of claim 1, wherein the contact pads are formed by removing a predetermined portion of the doped polysilicon layer by a pattern process. 고집적 반도체 장치의 고부하 저항기 제조방법에 있어서, 실리콘 기판 상부에 식각정지층용 절연층(5)과 산화막층(6)을 소정두께 적층시킨 다음, 상기 산화막층 상부에 감광막(3)을 도포하고 노광.현상 기술에 의해 상기 감광막을 소정부분 제거하여 감광막 패턴(3A)을 형성하는 단계와, 상기 공정후 비등방성 식각공정으로 상기 감광막(3)이 제거된 부분의 상기 산화막층(6)과 식각정지층용 절연층(5)을 식각하여 소정부분의 실리콘 기판(4)이 노출된 소자격리 트렌치 마스크(A)를 형성하고, 상기 감광막 패턴(3A)을 제거하는 단계와, 상기 공정후 비등방성 식각으로 노출된 상기 실리콘 기판(4)을 소정깊이 식각하여 저부 및 측벽을 갖는 트렌치(7)를 형성하는 단계와, 상기 소자격리 트렌치 마스크(A)용 산화막층(6)을 제거하여 식각정지층용 절연층을 노출시킨 다음 상기 식각정지층용 절연층(5) 및 트렌치(7) 저부 및 측벽 상부에 소정두께의 소자격리용 절연층(8)을 증착하여 그로인하여 트렌치 상부의 소자격리용 절연층 상부에는 자기정렬된 U자형 홈(9)을 형성하는 단계와, 상기 소자격리용 절연층(8) 상부에 폴리실리콘층(10)을 증착한 후 평탄화 공정으로 상기 U자형 홈(9)의 상부까지 상기 폴리실리콘층을 평탄화시키는 단계와, 상기 폴리실리콘층(10)과 소자격리용 절연층(8)을 식각정지층용 절연층(5)이 노출되기까지 식각한 다음, 노출된 식각정지층용 절연층을 제거하는 단계와, 상기 실리콘 기판(4), 소자격리용 절연층(8), 폴리실리콘층(10)의 상부에 전체적으로 층간절연층(12)을 증착하고, 상기 폴리실리콘층 양단부의 소정부분 층간절연층을 식각하여 상기 폴리실리콘층 양단부를 노출시킨 다음, 그 상부에 콘택패드(14)를 형성하는 단계로 이루어져, 그로인하여 트렌치(7) 상부의 소자격리용 절연층(8) 상부에 자기정렬된 U자형 홈(9)에 마스크 없이 폴리실리콘층으로된 부하저항기를 제조하는 것을 특징으로 하는 반도체 장치의 고부하 저항기 제조방법.In the method of manufacturing a high load resistor of a highly integrated semiconductor device, an etch stop layer insulating layer (5) and an oxide layer (6) are laminated on a silicon substrate by a predetermined thickness, and then a photosensitive film (3) is applied on the oxide layer and exposed. Forming a photoresist pattern 3A by removing a predetermined portion of the photoresist layer by a development technique; and for the oxide layer 6 and the etch stop layer in a portion where the photoresist layer 3 is removed by an anisotropic etching process after the step. Etching the insulating layer 5 to form an isolation trench trench A in which the silicon substrate 4 of the predetermined portion is exposed, removing the photoresist pattern 3A, and exposing the anisotropic etching process after the process. Etching the silicon substrate 4 to a predetermined depth to form a trench 7 having a bottom and sidewalls, and removing the oxide layer 6 for the isolation isolation mask A by removing the insulating layer for the etch stop layer. Exposed Then, the device isolation insulating layer 8 having a predetermined thickness is deposited on the bottom of the etch stop layer 5 and the bottom of the trench 7 and the sidewalls thereof, thereby forming a self-aligned U on the device isolation insulating layer above the trench. Forming a groove (9), depositing a polysilicon layer (10) on the device isolation insulating layer (8) and then planarizing the polysilicon layer to the top of the U-shaped groove (9) Planarizing, etching the polysilicon layer 10 and the device isolation insulating layer 8 until the etch stop layer insulating layer 5 is exposed, and then removing the exposed etch stop layer insulating layer; And depositing an interlayer insulating layer 12 on top of the silicon substrate 4, the device isolation insulating layer 8, and the polysilicon layer 10, and etching a predetermined interlayer insulating layer at both ends of the polysilicon layer. Exposing both ends of the polysilicon layer, and then Forming a tack pad 14 so that a load resistor made of a polysilicon layer without a mask is formed in a U-shaped groove 9 self-aligned on the isolation layer 8 for isolation of the upper portion of the trench 7. A method of manufacturing a high load resistor of a semiconductor device, characterized in that the manufacturing. 제6항에 있어서, 상기 식각정지층용 절연층은 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 고부하 저항기 제조방법.The method of claim 6, wherein the insulating layer for the etch stop layer is formed of a nitride film. 제6항에 있어서, 상기 소자격리용 절연층(8)의 상부에 폴리실리콘층(10)을 증착할 때 상기 소자격리용 절연층 상부에 폴리실리콘층으로 증착한 다음 고저항 성분을 갖도록 불순물을 상기 폴리실리콘층에 낮게 도프시키는 것을 특징으로 하는 반도체 장치의 고부하 저항기 제조방법.The method of claim 6, wherein when depositing the polysilicon layer 10 on the isolation layer 8, the impurity is deposited on the isolation layer as a polysilicon layer to have a high resistance component. And dope the polysilicon layer low. 제6항에 있어서, 상기 폴리실리콘층(10)과 소자격리용 절연층(8)을 식각정지층용 절연층(5)이 노출되기까지 식각할 때 상기 폴리실리콘층(10)과 소자격리용 절연층(8)을 1 : 1 선택비의 불소계(NF3/CF4/O2)개스를 사용하여 건식식각하는 것을 특징으로 하는 반도체 장치의 고부하 저항기 제조방법.The method of claim 6, wherein the polysilicon layer 10 and the device isolation insulation are etched when the polysilicon layer 10 and the device isolation insulating layer 8 are etched until the etch stop layer insulation layer 5 is exposed. A method of manufacturing a high load resistor in a semiconductor device, characterized in that the layer (8) is dry etched using a 1: 1 ratio of fluorine-based (NF 3 / CF 4 / O 2 ) gas. 제6항에 있어서, 상기 식각정지층용 절연층(5)을 식각하는 단계는 상기 실리콘기판(4), 소자격리용 절연층(8) 및 폴리실리콘층(10)에 대한 고선택비를 갖는 습식식각으로 식각하는 것을 특징으로 하는 반도체 장치의 고부하 저항기 제조방법.The wet etching method of claim 6, wherein the etching of the insulating layer 5 for the etch stop layer comprises a wetness having a high selectivity with respect to the silicon substrate 4, the device isolation insulating layer 8, and the polysilicon layer 10. A method of manufacturing a high load resistor of a semiconductor device, characterized by etching by etching. 제6항에 있어서, 상기 폴리실리콘층 (10)과 소자격리용 절연층(8)을 식각정지층용 절연층(5)이 노출되기까지 식각할 때 메카니칼 폴리싱(Mechanical Polishing) 공정으로 식각하는 것을 특징으로 하는 반도체 장치의 고부하 저항기 제조방법.The method of claim 6, wherein the polysilicon layer 10 and the device isolation insulating layer 8 are etched by a mechanical polishing process when the etching stop layer insulating layer 5 is etched until the etching stop layer insulating layer 5 is exposed. A high load resistor manufacturing method for a semiconductor device.
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