KR940001133Y1 - 디지탈 브이씨알 서보에서의 위상 검출회로 - Google Patents

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KR940001133Y1 KR2019910014079U KR910014079U KR940001133Y1 KR 940001133 Y1 KR940001133 Y1 KR 940001133Y1 KR 2019910014079 U KR2019910014079 U KR 2019910014079U KR 910014079 U KR910014079 U KR 910014079U KR 940001133 Y1 KR940001133 Y1 KR 940001133Y1
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    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
    • G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
    • G11B15/46—Controlling, regulating, or indicating speed

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  • Control Of Electric Motors In General (AREA)

Abstract

내용 없음.

Description

디지탈 브이씨알 서보에서의 위상 검출회로
제1도는 본 고안 디지털 브이씨알 서보에서의 위상 검출회로도.
제2도는 제1도의 부분적인 회로의 블록 구성도.
제3도는 제1도에서의 동작 파형도.
제4도는 제2도의 상세 회로도.
제5도는 제1도의 동작을 설명하는 블록선도.
* 도면의 주요부분에 대한 부호의 설명
1 : DSP 부 2 : 지연부
3 : 카운터 4 : 위상 비교부
5 : 증폭기 6 : 모터
7 : 클리어 제어부
본 고안은 디지털 브이씨알 서보에서의 위상검출회로에 관한것으로, 특히 디지탈 신호 처리기(이하 DSP 라 칭한다)를 이용하여 PG(Pulse Generation) 신호와 FG(Frequenoy Generation)신호의 주파수에 해당하는 24로 등분하여 그 각각을 모두 오차에 더하여 계산하는 방법으로서 특히 디지탈 제어시 디지탈 필터가 없이도 가능하도록 한 디지탈 브이씨알 서보에서의 위상 검출회로에 관한 것이다.
일반적으로 위상계의 디지털 콘트롤러 설계시 디지털 필터가 사용되는데 이 디지탈 필터를 전체 서보계와 매칭시킬 필요가 있다.
이에 따라 본 고안은 디지탈 필터가 없는 방법으로서 위상오차를 샘플링 시간인 비데오 기준 펄스의 주기로나누어서 등가 속도 오차성분을 화산하고 이를 PG 신호와 FG 신호의 주파수비에 해당하는 24로 등분하여 그 각각을 속도 오차에 더하여 제어입력을 계산하도록 안출한 것으로 이를 상세히 설명하면 다음과 같다.
제1도는 본 고안에 대한 블록 구성도로서 이에 도시한 바와같이 모터(6)로부터의 PG 마그네트에 의해 발생한 신호를 TTL레벨로 증폭하는 증폭기(5)와, 상기 증폭기(5)를 통해 출력되는 PG 신호를 비데오 기준 신호와 비교하여 그 위상차에 해당하는 오차 펄스를 만드는 위상 비교부(4)와, 상기 비교기로 부터의 위상 오차에 따른 오차 페를 세는 카운터부(3)와, 내부 기준신호가 인터럽트를 거는 순간에 상기 카운터부(3)의 값을 읽어서 위상오차를 샘플링 시간인 비데오 기준 펄스의 주기로 나누어서 등가 속도 오차성분을 환산하고 이를 PG 신호와 FG 신호의 주파수비에 해당하는 24로 등분하여 그 각각을 속도오차에 더하여 제어입력을 계산하는 DSP 부(1)로 구성된다.
한편, 제4도는 상기 제1도에서의 위상 비교부(4)와 카운터부(3)에 대한 상세 회로도로 위상 비교부(4)는 PG 신호와 비데오 기준신호를 플립플롭(FF1) 및 낸드 게이트(ND1, ND2)를 통하여 그 위상 차를 비교하여 위상의 빠르고 늦음에 따라 펄스 출력을 내어 카운터부(3)의 클럭 입력으로 사용하고 상기 카운터부(3)는 계수한 데이터를 플립플롭(FF2, FF3)에 로드하였다가 DSP 부(1)로 인가하도록 구성되어 있다.
상기와 같이 구성되는 본 고안의 회로에 대하여 그 동작 및 작용효과를 제5도의 제어 흐름도와 함께 상세히 설명하면 다음과 같다.
모터(6)로부터 PG 신호가 발생하면 그 신호는 TTL레벨로 증폭되고 변형된 후 위상 비교부(4)에서 제3도에서와 같이 비데오 기준 신호와의 위상차에 해당하는 오차펄스를 만드는데, 만일 기준 펄스가 PG 신호보다 앞서면 양의 오차 펄스가 온이되고 상기 기준 펼스가 PG 신호보다 뒤지면 음의 오차펄스가 온이된다.
따라서 카운터부(3)는 이 오차 펄스가 온되는 순간 동안에 기준 클럭을 세며 DSP부(1)는 내부 기준신호가 라이징 에지(Rising Edge)에서 인터럽트를 거는 순간 상기 카운터부(3)가 계수한 값을 읽고 다음 순간에 하드웨어적으로 클리어한다.
또한 상기 dsp 부(1)는 정상 상태 속도에서 이 위상 오차를 샘플링 시간인 비데오 기준 펄스의 주기로 나누어 등각속도 오차 성분으로 환산하고 이것을 30Hz의 PG 신호와 720Hz의 FG 신호의 주파수에 비에 해당하는 24로 등분하여 그 각각을 속도 오차에 더해서 제어입력을 계산한다.
이상에서와 같이 본 고안은 DSP를 이용하여 PG 신호와 FG 신호의 주파수에 해당하는 24로 등분하여 그 각각을 모두 오차에 더하여 계산하는 방법으로서 특히 디지털 제어시 디지털 필터가 없이도 가능하도록 한다.

Claims (1)

  1. 모터(6)로부터의 PG 마그네트에 의해 발생한 신호를 TTL레벨로 증폭하는 증폭기(5)와, 상기 증폭기(5)를 통해 출력되는 PG 신호를 비데오 기준 신호와 비교하여 그 위상차에 해당하는 오차 펄스를 만드는 위상 비교부(4)와, 상기 비교기로 부터의 위상 오차에 따른 오차 펄스를 세는 카운터부93)와, 내부 기준신호가 인터럽트를 거는 순간에 상기 카운터부(3)의 값을 읽어서 위상오차를 샘플링 시간인 비데오 기주 펄스의 주기로 나누어서 등가 속도 오차성분을 환산하고 이를 PG 신호와 FG 신호의 주파수비에 해당하는 24로 등분하여 그 각각을 속도오차에 더하여 제어입력을 계산하는 DSP 부(1)를 포함하여 구성한 것을 특징으로 하는 디지탈 브이씨알 서보에서의 위상 검출회로.
KR2019910014079U 1991-08-31 1991-08-31 디지탈 브이씨알 서보에서의 위상 검출회로 KR940001133Y1 (ko)

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