KR940001057B1 - Mos fet and manufacturing method thereof - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 이 발명의 한 실시예에 관한 MOS 전계효과 트랜지스터의 단면도.1 is a cross-sectional view of a MOS field effect transistor according to one embodiment of the present invention.
제2도는 그의 평면도.2 is his top view.
제3a도∼제3d도는 제1도에 표시하는 MOS 전계효과 트랜지스터의 제조공정을 표시한 것이며, 단면도로 표시되어 있다.3A to 3D show the manufacturing process of the MOS field effect transistor shown in FIG. 1 and are shown in cross section.
제4도는 제3a도에 표시하는 이온주입을 행하였을때에 얻어지는, 불순물 농도분포의 모양을 표시한 도면이다.FIG. 4 is a view showing the shape of impurity concentration distribution obtained when the ion implantation shown in FIG. 3A is performed.
제5도는 회전이온 주입의 방법을 표시한 모식도.5 is a schematic diagram showing a method of implanting a rotary ion.
제6a도∼제6d도는 제1도에 표시하는 MOS 전계효과 트랜지스터의 기타제조 방법을 표시하는 공정도이며, 단면도로 표시되어있다.6A to 6D are process diagrams showing other manufacturing methods of the MOS field effect transistor shown in FIG. 1, and are shown in cross section.
제7도는 이 발명이 기타의 실시예에 관한 LDD형 MOSFET의 단면도.7 is a sectional view of an LDD type MOSFET according to another embodiment of this invention.
제8a도~제8e도는 제7도에 표시하는 LDB형 MOSFET의 제조공정을 표시하는 도면이고, 단면도로 표시되어 있다.8A to 8E are views showing the manufacturing process of the LDB MOSFET shown in FIG. 7, and are shown in cross-sectional view.
제9도는 MOSFET의 펀치스두 현상을 설명하기 위한 도면.FIG. 9 is a diagram for explaining punch-through phenomenon of a MOSFET. FIG.
제10도는 종래의 MOS 전계효과 트랜지스터의 단면도.10 is a cross-sectional view of a conventional MOS field effect transistor.
제11도는 그의 평면도.11 is his top view.
제12a도∼제12f도는 제10도에 표시하는 종래의 MOS 전계효과 트랜지스터의 제조방법을 표시하는 공정도이고, 단면도로 표시되어 있다.12A to 12F are process diagrams showing a conventional method for manufacturing a MOS field effect transistor shown in FIG. 10, and are shown in cross section.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 게이트1: semiconductor substrate 2: gate
3 : 소스영역 4 : 드레인영역3: source region 4: drain region
17 : 제1의 웰 18 : 제2의 웰17: first well 18: second well
(각도면중, 동일부호는 동일 또는 상당부분를 표시한다)(In the figures, the same symbols indicate the same or equivalent parts.)
이 발명은 일반적으로 MOS 전계효과 트랜지스터에 관한 것이며, 보다 특정적인 것은 반도체 기판에 변형을 발생시키지 않도록 개량된 MOS 전계효과 트랜지스터에 관한다.This invention relates generally to MOS field effect transistors, and more particularly to MOS field effect transistors that have been modified to not cause deformation in the semiconductor substrate.
이 발명은 다시금 그와같은 MOS 전계효과 트랜지스터를 제조하는 방법에 관한다.This invention again relates to a method of manufacturing such a MOS field effect transistor.
MOS 전계효과 트랜지스터(이하, MOSFET라 칭함)는, 다수의 캐리어의 흐름을, 게이트에 가하는 전압에 의하여, 수도꼭지를 조절하는 것과 같이 제어하는 디바이스이다.A MOS field effect transistor (hereinafter referred to as a MOSFET) is a device that controls the flow of a large number of carriers by adjusting a faucet by a voltage applied to a gate.
제9도는, 종래의 MOSFET의 기본구조를 표시하는 단면도이다.9 is a cross-sectional view showing the basic structure of a conventional MOSFET.
제9도를 참조하여, 반도체 기판(1) 위에 게이트가 설치되어 있다.Referring to FIG. 9, a gate is provided on the semiconductor substrate 1.
반도체 기판(1)의 주표면에 있어서, 또한 게이트(2)의 양측에, 소스(3)과 드레인(4)이 형성되어 있다. 게이트(2)에 전압을 가하면, 게이트(2) 직하의 채널영역(5)이 반전하여, 소스(3)과 드레인(4)이 도통한다. 그런데, 상술한것과 같은 구조를 MOSFET에서는, 채널길이가 짧을때, 도면과 같이 드레인(4) 부근의 공핍층(空乏層)(6)이 소스 영역(3)에까지 확산되어, 게이트(2)의 전압에 의하여 전류를 제어할 수 없는 현상이 발생한다. 이 현상은 MOSFET의 펀치스루라고 불리어지고 있다.On the main surface of the semiconductor substrate 1, the source 3 and the drain 4 are formed on both sides of the gate 2. When a voltage is applied to the gate 2, the channel region 5 directly under the gate 2 is inverted, so that the source 3 and the drain 4 become conductive. By the way, in the MOSFET as described above, when the channel length is short, the depletion layer 6 near the drain 4 is diffused to the source region 3 as shown in the figure, so that the gate 2 The phenomenon that the current cannot be controlled by the voltage occurs. This phenomenon is called punch-through of the MOSFET.
또한, 제9도에 있어서, 참조부호 7로 표시한 부분은 공핍층의 끝부분이다. 이 펀치스루를 방지하기 위하여는, MOSFET는 웰내에 형성하는 반도체 장치가 제안되고 있다.In Fig. 9, the portion indicated by reference numeral 7 is the end of the depletion layer. In order to prevent this punch-through, a semiconductor device in which a MOSFET is formed in a well has been proposed.
제10도는 반도체 기판내에 형성된 웰내에, MOSFET를 형성한 종래의 반도체 장치의 단면도이다.10 is a cross-sectional view of a conventional semiconductor device in which a MOSFET is formed in a well formed in a semiconductor substrate.
제11도는 제10도에 표시하는 반도체 장치의 평면도이다.FIG. 11 is a plan view of the semiconductor device shown in FIG.
이 도면들을 참조하여, P형의 반도체 기판(1)의 주표면에, 웰이라고 불려지는 n형의 불순물 확산층(8)이 형성되어있다. 불순물 확산층(8)의 표면부분에, 스레숄드 전압(threshold voltage)을 제어하기 위한 P형의 불순물 확산층(9)이 설치되어 있다.Referring to these drawings, an n-type impurity diffusion layer 8 called a well is formed on the main surface of the P-type semiconductor substrate 1. In the surface portion of the impurity diffusion layer 8, a P-type impurity diffusion layer 9 for controlling the threshold voltage is provided.
반도체 기판(1)의 상에는 게이트(2)가 설치되어 있다.The gate 2 is provided on the semiconductor substrate 1.
불순물 확산층(8)내에 있어서, 또한 게이트(2)의 양측에는, P형 불순물이 확산되어 형성된 소스(3)과 드레인(4)이 설치되어 있다.In the impurity diffusion layer 8, the source 3 and the drain 4 formed by diffusion of the P-type impurity are provided on both sides of the gate 2.
또한 반도체 기판(1)의 주표면에 설치된 필드 산화막(10)은 소자영역(11)을 다른 소자 영역으로부터 분리하기 위한 것이다.In addition, the field oxide film 10 provided on the main surface of the semiconductor substrate 1 is for separating the element region 11 from other element regions.
이와같이 구성되는 종래의 MOSFET에 있어서는, 소스(3)와 드레인(4)이, 역의 도전형을 가지는 웰(n형의 불순물 확산층(8))내에 형성되어 있으므로, 채널 길이가 짧게되어도, 드레인(4)부근의 공핍층이 소스(3) 영역에까지 확산하는 일이 없게되며, 펀치스루는 효과적으로 방지된다.In the conventional MOSFET configured as described above, since the source 3 and the drain 4 are formed in the well (n-type impurity diffusion layer 8 of the inverse conductivity type), even if the channel length is short, the drain ( 4) The nearby depletion layer does not diffuse to the source 3 region, and punch-through is effectively prevented.
다음에, 제10도에 표시하는 종래의 MOSFET의 제조방법을 제12a도∼제12e도를 참조하면서, 설명한다.Next, a conventional method for manufacturing a MOSFET shown in FIG. 10 will be described with reference to FIGS. 12A to 12E.
제12a도를 참조하여, P형의 반도체 기판(1) (보론(boron), 1×1015cm-3)의 표면 전면에 n형의 불순물 이온(12)(인)을 주입하여, 그후 1000℃로서 10시간 열확산시키는 것에 의하여, 반도체 기판(1)의 주표면에 웰이라고 불려지는 n형 불순물 확장층(8) (인, 12×1016cm-3)을 형성한다.Referring to FIG. 12A, n-type impurity ions 12 (phosphorus) are implanted into the entire surface of the P-type semiconductor substrate 1 (boron, 1 × 10 15 cm -3 ), and then 1000 By thermal diffusion at 10 DEG C for 10 hours, an n-type impurity expansion layer 8 called phosphorus (12 × 10 16 cm −3 ) is formed on the main surface of the semiconductor substrate 1.
다음에, 제12b도를 참조하여, 불순물 확산층(8)의 표면 전면에, P형의 불순물 이온(13) (보론)을 주입하여, 그것에 의하여, 불순물 확산층(8)의 표면에, 스레숄드 전압을 제어하기 위한 P형 확산층(9) (보론, 1×1017cm+3)을 형성한다.Next, referring to FIG. 12B, a P-type impurity ion 13 (boron) is implanted into the entire surface of the impurity diffusion layer 8, whereby a threshold voltage is applied to the surface of the impurity diffusion layer 8. P-type diffusion layer 9 (boron, 1 × 10 17 cm +3 ) for control is formed.
다음에, 제12c도를 참조하여, 반도체 기판(1)에 열산화처리를 실시하는 일에 의하여, 반도체 기판(1)의 표면에 게이트 산화막(14)을 형성한다.Next, referring to FIG. 12C, the gate oxide film 14 is formed on the surface of the semiconductor substrate 1 by performing thermal oxidation treatment on the semiconductor substrate 1.
그후, 게이트 산화막(14)상에 n형의 불순물 이온을 포함하는 전극재료를 퇴적하여(도시하지 않음), 이것을 소정의 형성으로 패터닝하는 일에 의하여, 게이트(2)를 형성한다.Thereafter, an electrode material containing n-type impurity ions is deposited (not shown) on the gate oxide film 14, and the gate 2 is formed by patterning it in a predetermined formation.
다음에, 제12d도를 참조하여, 게이트(2)를 포함하는 반도체 기판(1)의 표면전면에 산화막을 퇴적하여(도시하지않음), 이것을 이방성 에칭하는 일에 의하여, 게이트(2)의 측벽에 사이드월 스페이서(side wall spacer) (15)를 형성한다.Next, referring to FIG. 12D, an oxide film is deposited on the front surface of the semiconductor substrate 1 including the gate 2 (not shown), and then anisotropically etched to the sidewall of the gate 2. Side wall spacers 15 are formed on the substrate.
다음에, 제12e도를 참조하여, 게이트(2) 및 사이드월스페이서(15)를 마스크로하여, 반도체 기판(1)의 표면에 P형의 불순물이온(16) (보론)을 주입하는 일에 의하여, 불순물 확산층(8)의 표면에 소스영역(3) (보론 1×1020cm-3)과 드레인 영역(4) (보론, 1×1020cm-3)을 형성한다.Next, referring to FIG. 12E, the P-type impurity ions 16 (boron) are implanted into the surface of the semiconductor substrate 1 using the gate 2 and the sidewall spacers 15 as masks. Thus, the source region 3 (boron 1 × 10 20 cm −3 ) and the drain region 4 (boron, 1 × 10 20 cm −3 ) are formed on the surface of the impurity diffusion layer 8.
다음에, 도시하지 않았으나, 게이트(2)를 포함하는 반도체 기판(1)의 표면전면에 층간절연막을 형성하고, 다음에 이 층간 절연막에 콘택트홀을 설치하여, 그후에 알미늄 배선을 형성하면, MOSFET가 얻어진다.Next, although not shown, an interlayer insulating film is formed on the entire surface of the semiconductor substrate 1 including the gate 2, and then contact holes are formed in the interlayer insulating film, and then aluminum wiring is formed. Obtained.
종래의 MOSFET는 이상과 같이 구성되어 있었으므로, 제10도 및 제12a도를 참조하여, 웰이되는 n형의 불순물 확산층(8)을 형성하기 위하여는, 1000℃ 이상의 고온 열처리를 행하지 않으면 아니되어 있다.Since the conventional MOSFET has been configured as described above, in order to form the n-type impurity diffusion layer 8 serving as a well, referring to FIGS. 10 and 12a, a high temperature heat treatment of 1000 ° C. or higher must be performed. have.
이 고온열처리는, 반도체 기판(1)에 열응력에 기인하는 스트레스를 발생시켜, 이 열응력은 상온으로 되돌아와도, 반도체 기판내에 잔류응력이 되어 남는다.This high temperature heat treatment generates stress due to thermal stress in the semiconductor substrate 1, and the thermal stress remains as residual stress in the semiconductor substrate even when returned to room temperature.
이 잔류응력에 의하여, 반도체 기판(1)은 변형되고 만다. 반도체 기판이 잔류응력에 의하여 변형하는 경향은, 반도체 기판이 대구경화(大口徑化)하는데 따라서, 현저하기 된다. 반도체 기판이 변형되면, 반도체 기판의 중앙부와 주변부와의 사이에서, 푸로세스의 불균일성 및 불안정성이 발생한다. 그 결과, 디바이스 특성에, 반도체 기판의 중앙부와 주변부와의 사이에서 차가생겨, 더 나아가서는, 디바이스의 합격품의 비율의 저하를 일으키는 문제점이 있었다. 그러므로, 이 발명의 목적은, 펀치스루를 발생시키지 않도록 개량하는 것과 아울러, 잔류응력이 없는, 웰을 가지는 MOS 전계효과 트랜지스터를 제공하는데에 있다.This residual stress causes the semiconductor substrate 1 to deform. The tendency of the semiconductor substrate to deform due to the residual stress becomes remarkable as the semiconductor substrate becomes large in diameter. When the semiconductor substrate is deformed, nonuniformity and instability of the process occurs between the central portion and the peripheral portion of the semiconductor substrate. As a result, there was a problem in device characteristics that a difference was generated between the central portion and the peripheral portion of the semiconductor substrate, and furthermore, a decrease in the ratio of the acceptance products of the device. Therefore, an object of the present invention is to provide a MOS field effect transistor having a well, which is improved so as not to generate a punchthrough and has no residual stress.
이 발명의 다른 목적은, 고온열처리 공정이 불필요하게되는 보다더 개량된, 웰을 가지는 MOS 전계효과 트랜지스터의 제조방법을 제공하는데에 있다.Another object of the present invention is to provide a method for manufacturing a MOS field effect transistor having a well, which is further improved, in which a high temperature heat treatment step becomes unnecessary.
이 발명의 또다른 목적은, 지연시간이 빠르도록 개량된, MOS 전계효과 트랜지스터의 제조방법을 제공하는데에 있다. 이 발명의 제1의 국면에 따른 MOS 전계효과 트랜지스터는 한쪽의 소스/드레인 영역으로부터 다른쪽의 소스/드레인 영역으로 향한 다수의 캐리어의 흐름을 게이트에 가하는 전압에 의하여 제어하는 디바이스이다.Another object of the present invention is to provide a method for manufacturing a MOS field effect transistor, which is improved to have a fast delay time. The MOS field effect transistor according to the first aspect of the present invention is a device for controlling the flow of a plurality of carriers from one source / drain region to the other source / drain region by a voltage applied to the gate.
당해 전계효과 트랜지스터는, 주표면을 가지는 반도체 기판과, 상기 다수캐리어의 흐름을 제어하는 트랜지스터를 구비하고 있다.The field effect transistor includes a semiconductor substrate having a main surface and a transistor for controlling the flow of the plurality of carriers.
상기 트랜지스터는, 상기 반도체 기판상에 설치된 게이트와, 제1도전형의 한쪽의 소스/드레인 영역과 다른쪽의 소스/드레인 영역을 포함한다.The transistor includes a gate provided on the semiconductor substrate, and one source / drain region of the first conductive type and the other source / drain region.
다시금, 해당전계효과 트랜지스터는, 상기 반도체 기판의 주표면에 형성되고, 아울러 상기 게이트의 양측에 서로 떨어져서 형성된, 제2도전형의 제1웰과 제2의 웰을 구비하고 있다.Again, the field effect transistor is provided with a first well and a second well of a second conductivity type, which are formed on the main surface of the semiconductor substrate and are separated from each other on both sides of the gate.
상기 제1의 웰은, 상기 한쪽의 소스/드레인 영역만을 수용하는 정도의 작은 웰이다.The said 1st well is a well as small as accommodates only said one source / drain area | region.
상기 제2의 웰은, 상기 다른쪽의 소스/드레인 영역만을 수용하는 정도의 작은 웰이다.The second well is a small well to the extent that only the other source / drain region is accommodated.
상기 한쪽의 소스/드레인 영역은 상기 제1의 웰내에 형성되어 있다.The one source / drain region is formed in the first well.
상기 다른쪽의 소드/드레인 영역은 상기 제2의 웰내에 형성되어 있다.The other sword / drain region is formed in the second well.
이 발명의 제1의 국면에 따른 MOS 전계효과 트랜지스터의 바람직한 실시형태에 의하면, 상기 반도체 기판내에 있어서, 또한 상기 제1의 웰 및 상기 제2의 웰의 아래에는, 제2도전형의 불순물층이 형성되어 있다. 다시금, 상기 반도체 기판의 주표면에 있어서, 또한 상기 제1의 웰과 상기 제2의 웰과의 사이에 위치하는 영역에는, 제1도전형의 불순물 이온이 도입되어 있다. 이 발명의 제2의 국면에 따른 제조방법은, 게이트와, 한쪽의 소스/드레인 영역과, 다른쪽의 소스/드레인 영역을 가지는 MOS 전계효과 트랜지스터의 제조방법에 관한 것이다.According to a preferred embodiment of the MOS field effect transistor according to the first aspect of the present invention, an impurity layer of the second conductivity type is formed in the semiconductor substrate and under the first well and the second well. Formed. Again, impurity ions of the first conductivity type are introduced into the main surface of the semiconductor substrate further in the region located between the first well and the second well. A manufacturing method according to the second aspect of the present invention relates to a manufacturing method of a MOS field effect transistor having a gate, one source / drain region, and the other source / drain region.
우선, 주표면을 가지는 반도체 기판이 준비된다. 그후, 반도체 기판의 주표면상에 상기 게이트가 형성된 바, 그후, 상기 게이트를 마스크로하여, 상기 반도체 기판의 주표면에 회전이온 주입법에 의하여, 제2도전형 불순물 이온을 주입하고, 그것에 의하여 상기 반도체 기판의 주표면에 있어서, 또한 상기 게이트의 양측에 제2도전형의 제1의 웰과 제2의 웰을 형성한다.First, a semiconductor substrate having a main surface is prepared. Thereafter, the gate is formed on the main surface of the semiconductor substrate, and thereafter, the second conductive type impurity ions are implanted into the main surface of the semiconductor substrate by the rotation ion implantation method, using the gate as a mask. On the main surface of the semiconductor substrate, further, first and second wells of the second conductivity type are formed on both sides of the gate.
상기 제1의 웰은 상기 한쪽의 소스/드레인 영역만을 수용하는 정도의 작은 웰이다. 상기 제2의 웰은 상기 다른쪽의 소스/드레인 영역만을 수용하는 정도의 작은 웰이다. 그후, 상기 게이트를 마스크로하여, 상기 반도체 기판의 주표면에 제1도전형의 불순물 이온을 주입하여, 그것에 의하여 상기 제1의 웰내에 상기 한쪽의 소스/드레인 영역을 형성하고, 또한 상기 제2의 웰내에 상기 다른쪽의 소스/드레인 영역을 형성한다.The first well is small enough to accommodate only the one source / drain region. The second well is small enough to accommodate only the other source / drain region. Thereafter, using the gate as a mask, impurity ions of a first conductivity type are implanted into the main surface of the semiconductor substrate, thereby forming one source / drain region in the first well and further forming the second source. The other source / drain region is formed in the well of.
이 발명의 제2의 국면에 따른 MOS 전계효과 트랜지스터의 제조방법의 바람직한 실시형태에 의하면, 상기 회전이온 주입법은, 상기 불순물 이온의 빔을 발생시키는 공정과, 상기 반도체 기판을 상기 빔에 대하여 직교하지 않도록 배치하는 공정과, 상기 반도체 기판를 회전시키는 공정을 포함한다.According to a preferred embodiment of the manufacturing method of the MOS field effect transistor according to the second aspect of the present invention, the rotation ion implantation method comprises the steps of generating the beam of impurity ions, and the semiconductor substrate is not orthogonal to the beam. And disposing the semiconductor substrate, and rotating the semiconductor substrate.
이 발명의 제3의 국면에 따른 방법은, 게이트와, 한쪽의 소스/드레인 영역과 다른쪽의 소스/드레인 영역과, 를 가지는 MOS 전계효과 트랜지스터의 제조방법에 관한 것이다. 우선 주표면을 가지는 제1도전형의 반도체 기판이 준비된다. 그후, 상기 반도체 기판의 주표면에, 상기 주표면으로부터 보다 깊은 곳에서 최대 농도로 되는 불순물 농도분포를 부여하는 에너지로서, 제2도전형의 불순물 이온을 주입하여, 그것에 의하여 상기 반도체 기판내에 제2도전형의 불순물층을 형성한다. 다음에, 상기 반도체 기판에 주표면상에 상기 게이트를 형성한다. 그후, 상기 게이트를 마스크로하여, 상기 반도체 기판의 주표면에 회전이온 주입법에 의하여 제2도전형의 불순물 이온을 주입하여, 그것에 의하여, 상기 반도체 기판의 주표면상으로부터 상기 제2도전형의 불순물층내로 확장하는, 제1의 웰과 제2의 웰을 형성한다. 상기 제1의 웰은 상기 한쪽의 소스/드레인 영역을 수용하는 정도의 작은 웰이다.The method according to the third aspect of the present invention relates to a method for manufacturing a MOS field effect transistor having a gate, one source / drain region and the other source / drain region. First, a semiconductor substrate of a first conductive type having a main surface is prepared. Thereafter, impurity ions of the second conductivity type are implanted into the main surface of the semiconductor substrate as energy for imparting an impurity concentration distribution that reaches a maximum concentration deeper from the main surface, thereby allowing a second surface into the semiconductor substrate. A conductive impurity layer is formed. Next, the gate is formed on the main surface of the semiconductor substrate. Thereafter, impurity ions of the second conductivity type are implanted into the main surface of the semiconductor substrate by the rotation ion implantation method using the gate as a mask, whereby impurities of the second conductivity type are formed from the main surface of the semiconductor substrate. A first well and a second well are formed which extend into the layer. The first well is small enough to accommodate the one source / drain region.
상기 제2의 웰은 상기 다른쪽의 소스/드레인 영역을 수용하는 정도의 작은 웰이다.The second well is small enough to accommodate the other source / drain region.
그후, 상기 게이트를 마스크로하여, 상기 반도체 기판의 주표면에 제1도전형의 불순물이온을 주입하여, 그것에 의하여 상기 제1의 웰내에 상기 한쪽의 소스/드레인 영역을 형성하고, 또한 상기 제2의 웰내에 상기 다른쪽의 소드/드레인 영역을 형성한다.Thereafter, a first conductive impurity ion is implanted into the main surface of the semiconductor substrate using the gate as a mask, thereby forming one source / drain region in the first well, and further The other sword / drain region is formed in the well of the substrate.
이 발명의 제1의 국면에 따른 MOS 전계효과 트랜지스터에 의하면, 펀치스루를 방지하기 위하여 형성되는 웰이 소스/드레인 영역만을 수용하는 정도의 작은 웰이므로, 종래, 큰 웰을 형성하기 위하여 필요로하였던 고온염 처리는 불필요하게 된다. 고로, 얻어진 MOS 전계효과 트랜지스터에는, 열응력에 기인하는 변형이 남아있지 않다. 그 결과, 당해 MOS 전계효과 트랜지스터는 신뢰성이 높은 디바이스로 된다.According to the MOS field effect transistor according to the first aspect of the present invention, since the wells formed to prevent punch-through are small wells that accommodate only the source / drain regions, conventionally required to form large wells. The high temperature salt treatment becomes unnecessary. Therefore, in the obtained MOS field effect transistor, deformation due to thermal stress does not remain. As a result, the MOS field effect transistor becomes a highly reliable device.
이 발명의 제2의 국면에 따른 전계효과 트랜지스터의 제조방법에 의하면, 펀치스루를 방지하기 위하여 형성되는 웰이 소스/드레인 영역만을 수용하는 정도의 작은 웰이므로, 종래, 큰 웰을 형성하기 위하여 필요로 하였던 고온 열처리 공정이 불필요하게 된다.According to the manufacturing method of the field effect transistor according to the second aspect of the present invention, since the wells formed to prevent punch-through are small wells that accommodate only the source / drain regions, they are conventionally required to form large wells. The high temperature heat treatment step that was used becomes unnecessary.
고로, 반도체 기판에 변형이 발생하는 것을 억제할 수가 있고, 더 나아가서는, 반도체 기판의 중앙부와 주변부와의 사이에서, 디바이스 특성에 차를 생기게 하지 않는다. 그 결과, 디바이스의 합격율의 비율이 향상된다. 이 발명의 제3의 국면에 따른 MOS 전계효과 트랜지스터의 제조방법에 의하면, 제1도전형의 반도체 기판의 주표면에, 해당표면으로부터 보다 깊은 곳에서 최대농도로 되는 불순물 농도 분포를 부여하는 에너지로서 제2도전형의 불술물 이온을 주입하연, 그것에 의하여 상기 반도체 기판내에 제2도전형의 불순물층을 형성한다.Therefore, deformation can be suppressed from occurring in the semiconductor substrate, and furthermore, no difference is caused in device characteristics between the central portion and the peripheral portion of the semiconductor substrate. As a result, the ratio of the pass rate of a device improves. According to the manufacturing method of the MOS field effect transistor according to the third aspect of the present invention, the main surface of the semiconductor substrate of the first conductivity type is used as energy for imparting impurity concentration distribution that becomes the maximum concentration deeper from the surface. The implanted lead ions of the second conductive type are implanted, thereby forming an impurity layer of the second conductive type in the semiconductor substrate.
따라서, 반도체 기판의 주표면에는, 스레숄드 설정용의 불순물이되는 제1도전형의 불순물이 남아있다. 이렇기 때문에, 스레숄드 설정용의 불순물 이온을 주입하는 공정이 불필요하게 되고, 공정이 간략화된다.Therefore, impurities of the first conductivity type, which are impurities for setting thresholds, remain on the main surface of the semiconductor substrate. For this reason, the process of injecting the impurity ions for threshold setting is unnecessary, and the process is simplified.
[실시예]EXAMPLE
아래에, 이 발명의 실시예를 도면에 의하여 설명한다. 제1도는, 이 발명의 한 실시예에 관한 MOS 전계효과 트랜지스터의 단면도이고, 제2도는 그것의 평면도이다. 이것들의 도면을 참조하여, P형의 반도체 기판(1)의 위에는 게이트 산화막(14)을 사이에 두고, 게이트(2)가 설치되어 있다.EMBODIMENT OF THE INVENTION Below, the Example of this invention is described by drawing. 1 is a cross-sectional view of a MOS field effect transistor according to an embodiment of the present invention, and FIG. 2 is a plan view thereof. Referring to these drawings, a gate 2 is provided on the P-type semiconductor substrate 1 with the gate oxide film 14 interposed therebetween.
게이트(2)에는, n형의 불순물 이온이 도입되어있다. 반도체 기판(1)의 주표면이고, 또한 게이트(2)의 양측에는 n형 불순물 영역인 제1웰(17)과, 제2의 웰(18)이 형성되어 있다. 제1의 웰(17)은 게이트(2)와 상하에 겹치는 부분(17a)을 가지고 제2의 웰(18)은 게이트(2)와 상하에 겹치는 부분(18a)을 가지고 있다.An n-type impurity ion is introduced into the gate 2. The first well 17 and the second well 18, which are the main surface of the semiconductor substrate 1 and on both sides of the gate 2, are n-type impurity regions. The first well 17 has a portion 17a overlapping with the gate 2 up and down, and the second well 18 has a portion 18a overlapping with the gate 2 up and down.
반도체 기판(1)의 주표면이고, 또한 제1의 웰(17)내에는, P형의 불순물 확장층인 소스영역(3)이 형성되어 있다.A source region 3, which is a main surface of the semiconductor substrate 1 and is formed in the first well 17, is a P-type impurity expansion layer.
반도체 기판(1)의 주표면이고, 또한 제2의 웰(18)내에는, P형의 불순물 확장층인 드레인 영역(3)이 형성되어 있다.A drain region 3, which is a main surface of the semiconductor substrate 1 and is formed in the second well 18, is a P-type impurity expansion layer.
반도체 기판(1)내이고, 또한 제1의 웰(17) 및 제2의 웰(18)의 밑내에는, n형의 불순물 확장(19)이 형성되어 있다.An n-type impurity extension 19 is formed in the semiconductor substrate 1 and under the first well 17 and the second well 18.
반도체 기판(1)의 주표면이고, 또한, 게이트(2)의 직하부분(20), 즉 제1의 웰(17)과 제2의 웰(18)와의 사이에 위치하는 영역에는, P형의 불순물 이온이 도입되어 있다.P-type regions are formed on the main surface of the semiconductor substrate 1 and located directly under the gate 20, that is, between the first well 17 and the second well 18. Impurity ions are introduced.
또한, 반도체 기판(1)의 주표면에 설치된 필드 산화막(10)은, 소자영역(11)을 다른소자 영역으로부터 분리하기 위한 것이다. 다음에, 동작에 관하여 설명한다.The field oxide film 10 provided on the main surface of the semiconductor substrate 1 is for separating the device region 11 from other device regions. Next, the operation will be described.
게이트(2)에 전압을 가하면, 게이트(2)와 겹치는 제1의 웰의 한부분(17a) 및 게이트(2)와 겹치는 제2의 웰의 한부분(18a)이 P형으로 반전하여, 그래서 소스(3)과 드레인(4)이 도통된다. 상술한 것과 같이 구성되는 MOSFET에 있어서, 소스(3) 및 드레인(4)이 각각 제1의 웰(12) 및 제2의 웰내에 형성되어 있으므로, 드레인(4)부근의 공핍층이 소스 영역(3)에까지 확장되는 일은 없고, 펀치스루는 효과적으로 방지된다. 그리하여, 펀치스루를 방지하기 위하여 형성되는 제1의 웰(17) 및 제2의 웰(18)이 소스/드레인 영역(3), (4)만을 수용하는 정도의 작은 웰이므로, 종래, 큰 웰을 형성하기 위하여 필요로하였던 고온 열처리는 불필요하게 된다.When voltage is applied to the gate 2, one portion 17a of the first well overlapping the gate 2 and one portion 18a of the second well overlapping the gate 2 are inverted into P-type, so that The source 3 and the drain 4 are conducted. In the MOSFET configured as described above, since the source 3 and the drain 4 are formed in the first well 12 and the second well, respectively, the depletion layer near the drain 4 is the source region ( It does not extend to 3) and punchthrough is effectively prevented. Thus, since the first well 17 and the second well 18 formed to prevent punch-through are small wells that accommodate only the source / drain regions 3 and 4, conventionally large wells The high temperature heat treatment required for forming the H 2 becomes unnecessary.
그런고로, 주어진 MOSFET에는 열응력에 기인하는 변형이 남아있지 않다.Therefore, there is no deformation due to thermal stress in a given MOSFET.
그 결과, 해당 MOSFET는 신뢰성이 높은 디바이스로 된다. 또, 반도체 기판(1)의 주표면이고, 또는 게이트(2)의 직하부분(20)에, P형의 불순물 이온이 도입되어있으므로, 스레숄드 전압(VTH)을 얕으게 할 수가 있고, 트랜지스터의 지연시간을 빨리 할 수 있다.As a result, the MOSFET becomes a highly reliable device. In addition, since the P-type impurity ions are introduced into the main surface of the semiconductor substrate 1 or directly below the gate 2, the threshold voltage V TH can be made shallow, thereby reducing the transistor voltage. The delay time can be made faster.
또, 반도체 기판(1)중에 n형의 불순물 확산층(19)이 존재하기 때문에, 소스 영역(3)과, 드레인 영역(4)이 도통되어도, 게이트의 직하부분(20)으로부터 P형의 반도체 기판(1)의 밑부분으로 향하여 전류가 흐르는 일은 없다. 다음에, 제1도에 표시하는 MOSFET의 제조방법을 제3a도∼제3d도를 참조하면서 설명한다.In addition, since the n-type impurity diffusion layer 19 exists in the semiconductor substrate 1, even if the source region 3 and the drain region 4 are conducted, the P-type semiconductor substrate is formed from the portion 20 directly below the gate. No current flows toward the bottom of (1). Next, a method of manufacturing the MOSFET shown in FIG. 1 will be described with reference to FIGS. 3A to 3D.
제3a도를 참조하여, P형의 반도체 기판(1) (보론, 1×1015cm-3)의 표면에, n형의 불순물이온(12) (인)을 400-500KeV의 에너지를 주입한다. 그후에, 900℃ 이하의 온도로 30∼60분간, 열처리를 행한다. 그러면, 제3a도 및 제4도를 참조하여, 반도체 기판(1)의 주표면으로부터 보다 깊은곳에서 최대농도로 되는 불순물 농도 분포를 가지는 n형의 불순물층(19) (인, 1×1016cm-3)이 반도체 기판(1)내에 형성된다. 이 경우, 반도체 기판(1)의 주표면에, 반도체 기판(1)과 똑같은 불순물 농도(보론, 1×1015cm-3)를 가지는 P형의 불순물층(21)이 남게된다.Referring to FIG. 3A, energy of 400-500 KeV is implanted into n-type impurity ions 12 (phosphorus) on the surface of the P-type semiconductor substrate 1 (boron, 1x10 15 cm -3 ). . Then, heat processing is performed for 30 to 60 minutes at the temperature of 900 degrees C or less. Then, with reference to FIGS. 3A and 4, an n-type impurity layer 19 (1 × 10 16 having an impurity concentration distribution that becomes the maximum concentration deeper from the main surface of the semiconductor substrate 1). cm -3 ) is formed in the semiconductor substrate 1. In this case, the P-type impurity layer 21 having the same impurity concentration (boron, 1 × 10 15 cm −3 ) as the semiconductor substrate 1 remains on the main surface of the semiconductor substrate 1.
다음에, 제3b도를 참조하여, 반도체 기판(1)의 위에 게이트 산화막(14)을 형성한다. 그후에, 포스핀(phosphine)과 실란가스(silane)를 사용하여 CVD법에 의하여, 게이트 산화막(14)의 위에, n형 폴리실리콘층을 퇴적한다. 연이어서, 이 n형 폴리실리콘층을 소정의 형상으로 패터닝하는 일에 의하여, 게이트(2)를 형성한다.Next, referring to FIG. 3B, a gate oxide film 14 is formed over the semiconductor substrate 1. Thereafter, an n-type polysilicon layer is deposited on the gate oxide film 14 by the CVD method using phosphine and silane gas. Subsequently, the gate 2 is formed by patterning the n-type polysilicon layer into a predetermined shape.
다음에, 게이트(2)를 마스크로하여, 경사회전(傾斜回轉) 이온 주입법에 의하여 반도체 기판(1)의 주표면 n형 불순물 이온(22) (인)을 주입한다. 주입에너지는, 120-180KeV이다. 이것에 의하여, 반도체 기판(1)의 주표면으로부터 n형 불순물층(19)내에 확장하는 n형(인, 1×1016cm13)의 작은 제1의 웰(17)과 제2의 웰(18)이 형성된다. 경사회전 이온주입은, 제5도에 표시하는 방법에 의하여 행하여진다.Next, using the gate 2 as a mask, n-type impurity ions 22 (phosphorus) of the main surface of the semiconductor substrate 1 are implanted by an oblique rotation ion implantation method. The injection energy is 120-180 KeV. As a result, the small first wells 17 and the second wells of n-type (1 × 10 16 cm 13 ) extending from the main surface of the semiconductor substrate 1 into the n-type impurity layer 19 are formed. 18) is formed. Inclination rotation ion implantation is performed by the method shown in FIG.
즉, 반도체 기판(1)을 불순물 이온의 빔(23)에 대하여, 직교하지 않도록 배치한다. 그로부터 반도체 기판(1)을 회전시키면서, 불순물 이온의 빔(23)을 반도체 기판(1)의 표면에 조사한다. 경사각도 θ는 15-60°의 범위가 바람직하다.That is, the semiconductor substrate 1 is arrange | positioned so that it may not mutually cross with respect to the beam 23 of impurity ion. The beam 23 of impurity ions is irradiated onto the surface of the semiconductor substrate 1 while rotating the semiconductor substrate 1 therefrom. The inclination angle θ is preferably in the range of 15-60 °.
다음에, 제3c도를 참조하여, 게이트(2)를 포함하는 반도체 기판(1)의 표면전면에 산화막을 퇴적한다.Next, referring to FIG. 3C, an oxide film is deposited on the entire surface of the semiconductor substrate 1 including the gate 2.
그렇게한 후, 이 산화막을 이방성 에칭에 의하여 에치백하는 것에 의하여, 게이트(2)의 측벽에 사이드월 스페이서 (24)를 형성한다.After that, the sidewall spacers 24 are formed on the sidewall of the gate 2 by etching back the oxide film by anisotropic etching.
다음에, 제3d도를 참조하여, 반도체 기판(1)의 표면전면에 P형 불순물 이온(25) (보론)을 주입하고, 그것에 의하여 제1의 웰 (17)내에 P형의 소스 영역(3) (보론, 1×1020cm-3)을 형성하고, 또한, 제2의 웰(18)내에 P형의 드레인 영역(4) (보론, 1×1020cm-3)을 형성한다.Next, referring to FIG. 3D, P-type impurity ions 25 (boron) are implanted into the front surface of the semiconductor substrate 1, whereby the P-type source region 3 in the first well 17 is implanted. ) (Boron, 1 × 10 20 cm −3 ), and a P-type drain region 4 (boron, 1 × 10 20 cm −3 ) is formed in the second well 18.
다음에, 도시하지 않았으나, 반도체 기판(1)의 표면전면에 층간 절연막을 형성하고, 다음에, 이 층간 절연막에 콘택트롤을 설치하여, 그후 알미늄 배선을 형성하면, 제1도에 표시하는 MOSFET가 형성된다. 이 방법에 의하면, 제1의 웰(17) 및 제2의 웰(18)이 각각 소스 영역(3) 및 드레인 영역(4)을 수용하는 정도의 작은 웰이므로, 종래, 큰 웰을 형성하기 위하여 필요로하였던 고온 열처리 공정이 불필요하게 된다.Next, although not shown, an interlayer insulating film is formed on the entire surface of the semiconductor substrate 1, and then contact control is provided on the interlayer insulating film, and then aluminum wiring is formed. Then, the MOSFET shown in FIG. Is formed. According to this method, since the first well 17 and the second well 18 are small wells enough to accommodate the source region 3 and the drain region 4, respectively, in order to form a large well conventionally, The high temperature heat treatment process that was required becomes unnecessary.
그것에 의하여, 반도체 기판(1)에 변형이 발생하는 것을 억제할 수가 있고, 나아가서는, 반도체 기판(1)의 중앙부와 주변부와의 사이에서, 디바이스 특성에 차를 생기게 하지 않는다. 그 결과, 디바이스의 합격율의 비율이 향상된다. 또, 이 방법에 의하면, 반도체에 변형이 발생하지 않으므로, 웨이퍼의 대구경화를 도모할 수가 있다. 제6a도∼제6d도는, 제1도에 표시하는 MOSFET의 다른 제조공정을 표시한것이며, 단면도로 표시되어 있다. 제6a도를 참조하여, P형의 반도체 기판(1) (보론, 1×1015cm-3)의 표면에, n형의 불순물 이온(12) (인)을 400∼500KeV의 에너지로 주입한다.As a result, deformation of the semiconductor substrate 1 can be suppressed from occurring, and furthermore, a difference is not caused in device characteristics between the central portion and the peripheral portion of the semiconductor substrate 1. As a result, the ratio of the pass rate of a device improves. In addition, according to this method, since deformation does not occur in the semiconductor, the wafer can be made large in diameter. 6A to 6D show another manufacturing process of the MOSFET shown in FIG. 1 and are shown in cross-sectional view. Referring to FIG. 6A, n-type impurity ions 12 (phosphorus) are implanted into the surface of the P-type semiconductor substrate 1 (boron, 1 × 10 15 cm −3 ) at an energy of 400 to 500 KeV. .
그후, 900℃ 이하의 온도로, 30∼60분간, 열처리를 행한다. 그리하면, 제6a도 및 제4도를 참조하여, 반도체 기판(1)의 주표면으로부터 보다 깊은곳에서 최대농도가 되는 불순물 농도 분포를 가지는 n형의 불순물층(19) (인, 1×1015cm-3)이 반도체 기판(1)내에 형성된다. 이 경우, 반도체 기판(1)의 주표면에, 반도체기판(1)과, 똑같은 불순물 농도(보론, 1×1015cm-3)를 가지는, P형의 불순물층(21)이 남게된다. 다음에, 제6b도를 참조하여, 반도체 기판(1)의 위에 게이트 산화막(14)를 형성한다. 그후, 포스핀과 실란가스를 사용하는 CVD법에 의하여, 게이트 산화막(14)의 위에, n형 폴리실리콘층을 퇴적한다. 연이어서, 이 n형 폴리실리콘층을 소정의 형상으로 패터닝하는 일에 의하여, 게이트(2)을 형성한다.Then, heat processing is performed for 30 to 60 minutes at the temperature of 900 degrees C or less. Then, with reference to FIGS. 6A and 4, an n-type impurity layer 19 having an impurity concentration distribution that becomes the maximum concentration deeper from the main surface of the semiconductor substrate 1 (1 × 10) 15 cm -3 ) is formed in the semiconductor substrate 1. In this case, the P-type impurity layer 21 having the same impurity concentration (boron, 1 × 10 15 cm −3 ) as the semiconductor substrate 1 remains on the main surface of the semiconductor substrate 1. Next, referring to FIG. 6B, a gate oxide film 14 is formed over the semiconductor substrate 1. Thereafter, an n-type polysilicon layer is deposited on the gate oxide film 14 by a CVD method using phosphine and silane gas. Subsequently, the gate 2 is formed by patterning this n-type polysilicon layer into a predetermined shape.
다음에, 게이트(2)를 포함하는 반도체 기판(1)의 표면전면에 산화막을 퇴적한다.Next, an oxide film is deposited on the entire surface of the semiconductor substrate 1 including the gate 2.
그후, 이 산화막을 이방성 에칭에 의하여 에칭백하는 것에 의해서, 게이트(2)의 측벽에 사이드월 스페이서(24)를 형성한다. 다음에, 제6c도를 참조하여, 게이트(2) 및 사이드월 스페이서(24)를 마스크로하여, 경사회전이온 주입법에 의하여, 반도체 기판(1)의 주표면에 n형 불순물이온(22) (인)을 주입한다. 주입 에너지는, 제3b도에 표시하는 공정에 있어서 사용된 주입에너지보다 더 크게 할 필요가 있다. 이것에 의하여, 반도체 기판(1)의 주표면으로부터 n형 불순물층(19)내에 확장하는 n형(인,5×616cm-3)의 작은 제1의 웰(17)과 제2의 웰(18)이 형성된다.Thereafter, the oxide film is etched back by anisotropic etching to form sidewall spacers 24 on the sidewalls of the gate 2. Next, referring to FIG. 6C, the n-type impurity ions 22 (on the main surface of the semiconductor substrate 1 are formed by the gradient rotation ion implantation method using the gate 2 and the sidewall spacers 24 as masks. Inject). The injection energy needs to be larger than the injection energy used in the step shown in FIG. 3B. As a result, the small first well 17 and the second well of n-type (phosphorus 5 × 6 16 cm −3 ) extending from the main surface of the semiconductor substrate 1 into the n-type impurity layer 19. 18 is formed.
사이드월 스페이서(24)를 형성한 후, 웰 형성용의 불순물 이온을 주입하므로, 제1의 웰(17) 및 제2의 웰 (18)을 깊게 형성할 수 있다.After the sidewall spacers 24 are formed, impurity ions for well formation are implanted, so that the first well 17 and the second well 18 can be deeply formed.
웰이 깊어지면, 펀치스루 내성이 강하게되는 효과를 준다. 다음에, 제6d도를 참조하여, 반도체 기판(1)의 표면 전면에 P형 불순물 이온(25) (예를들면 보론)을 주입하여, 이것에 의하여, 제1의 웰(17)내에 P형의 소스 영역(3) (보론, 1×1020cm-3)을 형성하고, 또한 제2의 웰 (18)내에 P형의 드레인 영역 (4) (보론, 1×1020cm-3)을 형성한다.Deeper wells have a stronger punch-through resistance. Next, referring to FIG. 6D, P-type impurity ions 25 (for example, boron) are implanted into the entire surface of the semiconductor substrate 1, whereby the P-type into the first well 17 is formed. Source region 3 (boron, 1 × 10 20 cm −3 ), and the P-type drain region 4 (boron, 1 × 10 20 cm −3 ) in the second well 18. Form.
다음에 도시하지 않으나, 반도체 기판(1)의 포면전면에 층간 절연막을 형성하고, 다음에, 이 층간 절연막에 콘택트롤을 설치하고, 그후 알미늄배선을 형성하면, 제1도에 표시하는 MOSFET가 얻어진다.Next, although not shown, an interlayer insulating film is formed on the front surface of the semiconductor substrate 1, and then contact control is formed on the interlayer insulating film, and then aluminum wiring is formed, thereby obtaining a MOSFET shown in FIG. Lose.
제7도는, 이 발명의 다른 실시예에 관한 LDD(Lightly Doped Drain Source)구조인 MOSFET의 단면도이다. 제7도에 표시하는 실시예는 아래의 점을 제외하고는, 제1도에 표시하는 실시예와 같으므로, 동일 또는 상당하는 부분에는, 동일한 참조 번호를 부여하여, 그 설명을 반복하지 않는다.7 is a cross-sectional view of a MOSFET having a lightly doped drain source (LDD) structure according to another embodiment of the present invention. Since the embodiment shown in FIG. 7 is the same as the embodiment shown in FIG. 1 except the following point, the same or corresponding part is given the same reference numeral, and the description thereof is not repeated.
제7도에 표시하는 MOSFET가 제1도에 표시하는 MOSFET와 다른점은, 작은 제1의 웰(17)내에 있어서, 소스 영역(3)에 P-불순물(26)이 인접하여 형성되어 있고, 또한 작은 제2의 웰(18)에 있어서, 드레인 영역(4)에 P-불순물층(27)이 형성되어 있는 점이다.The difference between the MOSFET shown in FIG. 7 and the MOSFET shown in FIG. 1 is that the P − impurity 26 is formed adjacent to the source region 3 in the small first well 17. In addition, in the small second well 18, the P − impurity layer 27 is formed in the drain region 4.
P-불순물층(26,27)은, 1018cm-3) 오다(order)의 P-농도이다. MOSFET 구조를 LDD형으로 하는 것에 의하여, 핫트이택트론 내성이 강하게 되는 효과를 준다.The P − impurity layers 26 and 27 are P − concentrations of 10 18 cm −3 ) order. By making the MOSFET structure an LDD type, the hottacktron resistance is enhanced.
다음에 제7도에 표시하는 LDD형 MOSFET의 제조방법을 제8a∼제8a도를 참조하면서 설명한다.Next, a manufacturing method of the LDD type MOSFET shown in FIG. 7 will be described with reference to FIGS. 8A to 8A.
제8a도를 참조하여, P형의 반도체 기판(1) (보론, 1×1015cm-3)의 표면에, n형의 불순물 이온 12(인)을 400∼500KeV의 에너지로 주입한다.Referring to FIG. 8A, n-type impurity ions 12 (phosphorus) are implanted into the surface of the P-type semiconductor substrate 1 (boron, 1x10 15 cm -3 ) at an energy of 400 to 500 KeV.
그후, 900℃ 이하의 온도로, 30∼60분간, 열처리를 행한다. 그렇게하면, 제8a도 및 제4도를 참조하여, 반도체 기판(1)의 주표면으로부터 보다 깊은 곳에서 최대농도로되는 불순물 농도 분포를 가지는 n형의 불순물층(19) (인, 1×1016cm-3)이 반도체 기판(1)내에 형성된다.Then, heat processing is performed for 30 to 60 minutes at the temperature of 900 degrees C or less. Then, with reference to FIGS. 8A and 4, the n-type impurity layer 19 having an impurity concentration distribution that becomes the maximum concentration deeper from the main surface of the semiconductor substrate 1 is 1 × 10. 16 cm -3 ) is formed in the semiconductor substrate 1.
이 경우, 반도체 기판(1)의 주표면에, 반도체 기판(1)과 같은 불순물농도(보론, 1×1015cm-3)을 가지는 P형의 불순물층(21)이 남게된다.In this case, the P-type impurity layer 21 having the same impurity concentration (boron, 1x10 15 cm -3 ) as the semiconductor substrate 1 remains on the main surface of the semiconductor substrate 1.
다음에, 제8b도를 참조하여, 반도체 기판(1)상에 게이트 산화막(14)을 형성한다. 그후, 포스핀과 실란가스를 사용하여 CVD법에 의하여, 게이트 산화막(14)상에, n형 폴리실리콘층을 퇴적한다. 연이어서, 이 n형 폴리실리콘층을 소정의 형상으로 패터닝하는 일에 의하여, 게이트(2)를 형성한다.Next, referring to FIG. 8B, a gate oxide film 14 is formed on the semiconductor substrate 1. Thereafter, an n-type polysilicon layer is deposited on the gate oxide film 14 by CVD using phosphine and silane gas. Subsequently, the gate 2 is formed by patterning the n-type polysilicon layer into a predetermined shape.
다음에, 게이트(2)를 마스크로 하여서 P-농도의 불순물 이온(보론)을 반도체 기판(1)의 표면에 주입한다. 이것에 의하여, 반도체 기판(1)의 주표면에, P-불순물층(26,27)(보론, 1×1018cm-1)이 형성된다.Next, impurity ions (boron) having a P − concentration are implanted into the surface of the semiconductor substrate 1 using the gate 2 as a mask. As a result, P − impurity layers 26 and 27 (boron, 1 × 10 18 cm −1 ) are formed on the main surface of the semiconductor substrate 1.
다음에, 제8c도를 참조하여, 게이트(2)를 마스크로 하여서, 경사회전 이온 주입법에 의하여, 반도체 기판(1)의 주표면에 n형 불순물 이온(22) (인)을 주입한다. 주입에너지는 120∼180KeV이다.Next, referring to FIG. 8C, the n-type impurity ions 22 (phosphorus) are implanted into the main surface of the semiconductor substrate 1 by the oblique rotation ion implantation method using the gate 2 as a mask. Injection energy is 120-180 KeV.
이것에 의하여, 반도체 기판(1)의 주표면으로부터 n형 불순물층(19)내에 확장하는 n형 (인, 1×1016cm-3)의 작은 제1의 웰(17)과 제2의 웰(18)이 형성된다.As a result, the small first well 17 and the second well of n-type (1 × 10 16 cm −3 ) extending from the main surface of the semiconductor substrate 1 into the n-type impurity layer 19. 18 is formed.
다음에, 제8d도를 참조하여, 게이트(2)를 포함하는 반도체 기판(1)의 표면 전면에 산화막을 퇴적한다. 그후, 이 산화막을 이방성 에칭에 의하여 에치백하는 것에 의하여 게이트(2)의 측벽에 사이드월 스페이서(24)를 형성한다.Next, referring to FIG. 8D, an oxide film is deposited on the entire surface of the semiconductor substrate 1 including the gate 2. Thereafter, the sidewall spacers 24 are formed on the sidewalls of the gate 2 by etching back the oxide film by anisotropic etching.
다음에, 제8e도를 참조하여, 게이트(2) 및 사이드월 스페이서(24)를 마스크로하여서, 반도체 기판(1)의 표면전면에 P형 불순물 이온(25)을 주입한다. 이것에 의하여, 제1의 웰 (17)내에 P-불순물층(26)에 인접하는 소스 영역(3) (보론, 1×1020cm-3)이 형성되고, 또한 제2의 웰 (18)내에 P-불순물층(27)이 인접하는 드레인 영역(4) (보론, 1×1020cm-3)이 형성된다.Next, referring to FIG. 8E, the P-type impurity ions 25 are implanted into the front surface of the semiconductor substrate 1 using the gate 2 and the sidewall spacers 24 as masks. As a result, a source region 3 (boron, 1 × 10 20 cm −3 ) adjacent to the P-impurity layer 26 is formed in the first well 17, and the second well 18 is formed. A drain region 4 (boron, 1 × 10 20 cm −3 ) is formed in which the P-impurity layer 27 is adjacent.
다음에 도시하지 않으나, 반도체 기판(1)의 표면전면에 층간 절연막을 형성하고, 다음에, 이 층간 절연막에 콘택트롤을 설치하여, 그후 알미늄 배선을 형성하면, 제7도에 표시하는 MOSFET가 얻어진다.Next, although not shown, an interlayer insulating film is formed on the front surface of the semiconductor substrate 1, and then contact control is formed on the interlayer insulating film, and then aluminum wiring is formed, whereby a MOSFET shown in FIG. 7 is obtained. Lose.
또한, 상기 실시예에서는, 제1도를 참조하여, P형의 반도체 기판(1)에 n형 불순물층(19)를 설치하고, 다시금 P형 웰(3,4)을 형성한 경우을 예시하였으나, 이 발명은 이것에 국한되는 것이 아니며, n형의 반도체 기판을 사용하여도 좋다.In addition, in the above embodiment, the case where the n-type impurity layer 19 is provided on the P-type semiconductor substrate 1 and the P-type wells 3 and 4 are formed again is described with reference to FIG. This invention is not limited to this, An n-type semiconductor substrate may be used.
이 경우, n형 불순물층(19)을 형성할 필요는 없다. 이상, 본 발명을 요약하면 다음과 같다.In this case, it is not necessary to form the n-type impurity layer 19. In summary, the present invention is as follows.
1. 제1항에 있어서, 상기 제1의 웰 및 상기 제2의 웰은 각각 상기 게이트와 상하로 중첩되는 부분을 가지고 있다.1. The method of claim 1, wherein the first well and the second well each have a portion overlapping with the gate.
2 제1항에 있어서, 상기 반도체 기판내이고, 또한 상기 제1의 웰 및 상기 제2의 웰의 밑에는, 제2도전형의 불순물층이 형성되어 있다.2 The impurity layer of 2nd type | mold of Claim 1 is formed in the said semiconductor substrate and under the said 1st well and the said 2nd well.
3. 제1항에 있어서, 상기 반도체 기판은 제1도전형의 반도체 기판이다.3. The semiconductor substrate of claim 1, wherein the semiconductor substrate is a semiconductor substrate of a first conductivity type.
4. 제1항에 있어서, 상기 반도체 기판은 제2도전형의 반도체 기판이다.4. The semiconductor substrate according to the above 1, wherein the semiconductor substrate is a second conductive semiconductor substrate.
5. 제1항에 있어서, 상기 반도체 기판의 주표면이고, 또한 상기 제1의 웰과 상기 제2의 웰과의 사이에 위치하는 영역에는, 제1도전형의 불순물 이온이 도입되어 있다.5. The impurity ions of the first conductivity type are introduced into the region of the first item, which is the main surface of the semiconductor substrate and is located between the first well and the second well.
6. 제1항에 있어서, 상기 게이트에는 제2도전형의 불순물 이온이 도입되어 있다.6. The method of item 1, wherein impurity ions of the second conductivity type are introduced into the gate.
7. 제1항에 있어서, 상기 한쪽의 소스/드레인 영역 및 상기 다른쪽 소스/드레인 영역에는, 각각, 똑같은 도전형의 저농도층이 인접하여서 형성되어 있다.7. The low-concentration layer of the same conductivity type as in item 1, wherein the one source / drain region and the other source / drain region are formed adjacent to each other.
8. 제2항에 있어서, 상기 회전 이온 주입법은, 상기 불순물 이온의 빔을 발생시키는 공정과, 상기 반도체 기판을 상기 빔에 대하여 직교하지 않도록 배치하는 공정과, 상기 반도체 기판을 회전시키는 공정을 포함한다.8. The method of claim 2, wherein the rotating ion implantation method includes generating a beam of impurity ions, arranging the semiconductor substrate so as not to be perpendicular to the beam, and rotating the semiconductor substrate. do.
9. 제2항에 있어서, 상기 게이트를 형성한 후, 상기 제1의 웰 및 상기 제2의 웰을 형성하기에 앞서, 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 공정을 다시금 구비한다.9. The method of claim 2, further comprising forming sidewall spacers on sidewalls of the gate after forming the gate and before forming the first well and the second well.
10. 제2항에 있어서, 상기 제1의 웰 및 상기 제2의 웰을 형성한 후, 상기 한쪽의 소스/드레인 영역 및 상기 다른쪽 소스/드레인 영역을 형성하기에 앞서, 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 공정을, 다시금 구비한다.10. The sidewall of the gate of claim 2, wherein after forming the first well and the second well, prior to forming the one source / drain region and the other source / drain region, The process of forming a sidewall spacer is provided again.
11. 상기 제10항에 있어서 상기 게이트를 형성한후, 상기 제1의 웰 및 상기 제2의 웰을 형성하기에 앞서, 상기 게이트를 마스크로 하여서, 상기 반도체 기판의 주표면에, 상기 한쪽의 소스/드레인 영역 및 상기 다른쪽의 소스/드레인 영역을 형성하기 위한 불순물 이온의 농도보다 더 낮은 농도의 제1도전형의 불순물 이온을 주입하고, 그것에 의하여 상기 반도체 기판의 주표면이고 또한 상기 게이트의 양측에 제1도전형의 저농도 영역을 형성하는 공정을, 다시금 구비한다.11. The method according to claim 10, wherein after forming the gate, and before forming the first well and the second well, the one surface of the semiconductor substrate is formed on the main surface of the semiconductor substrate using the gate as a mask. Implanting impurity ions of a first conductivity type lower than the concentration of impurity ions for forming the source / drain region and the other source / drain region, whereby the main surface of the semiconductor substrate and The process of forming the low-concentration area | region of a 1st conductive type on both sides is further provided.
이상 설명한 것과 같이, 이 발명의 제1의 국면에 따른 MOSFET에 의하면, 펀치스루를 방지하기 위하여 형성되는 웰이 소스/드레인 영역만을 수용하는 정도의 작은 웰임으로, 종래, 큰 웰을 형성하기 위하여 필요로 하였던 고온열처리는 불필요하게 된다.As described above, according to the MOSFET according to the first aspect of the present invention, since the wells formed to prevent punch-through are small wells that accommodate only the source / drain regions, they are conventionally required to form large wells. The high temperature heat treatment to be made unnecessary.
그런고로, 얻어진 MOSFET에는 열응력에 기인하는 변형이 남지 않는다.Therefore, the resulting MOSFET does not leave any strain due to thermal stress.
그 결과, 해당 MOSFET는 신뢰성이 높은 디바이스로 된다. 이 발명의 제2의 국면에 따른 MOSFET의 제조방법에 의하면, 펀치스루를 방지하기 위하여 형성되는 웰이 소스/드레인 영역만을 수용하는 정도의 작은 웰임으로, 종래, 큰 웰을 형성하기 위하여 필요로 하였던 고온 열처리 공정이 불필요하게 된다.As a result, the MOSFET becomes a highly reliable device. According to the MOSFET manufacturing method according to the second aspect of the present invention, since the well formed to prevent punch-through is a small well enough to accommodate only the source / drain regions, it was conventionally required to form a large well. The high temperature heat treatment process becomes unnecessary.
그런고로, 반도체 기판에 변형이 발생하는 것의 억제할 수가 있고, 더 나아가서는 반도체 기판의 중앙부와 주변부와의 사이에서, 디바이스 특성에 차를 생기게하지 않는다. 그 결과, 디바이스의 합격율의 비율이 향상된다.Therefore, deformation of the semiconductor substrate can be suppressed, and furthermore, no difference is caused in device characteristics between the center portion and the peripheral portion of the semiconductor substrate. As a result, the ratio of the pass rate of a device improves.
이 발명의 제3의 국면에 따른 MOSFET의 제조방법에 의하면, 반도체 기판의 주표면에 상기 주표면으로부터 보다 깊은 곳에서 최대 농도로 되는 불순물 농도 분포를 부여하는 에너지로, 제2도전형의 불순물 이온을 주입하고, 그것에 의하여 상기 반도체 기판내에 제2도전형의 불순물층을 형성한다. 따라서, 반도체 기판의 주표면은, 제1도전형의 불순물이 남아있다.According to the MOSFET manufacturing method according to the third aspect of the present invention, the impurity ions of the second conductivity type are energy which imparts an impurity concentration distribution at a maximum concentration deeper from the main surface to the main surface of the semiconductor substrate. Is implanted, thereby forming a second conductive impurity layer in the semiconductor substrate. Therefore, impurities of the first conductivity type remain on the main surface of the semiconductor substrate.
그러기 때문에, 스레숄드 설정용의 불순물 이온을 주입하는 공정이 불필요하게 되며, 더나아가서는, 공정이 간략화된다.Therefore, the process of implanting impurity ions for threshold setting is unnecessary, and furthermore, the process is simplified.
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