KR930011175B1 - Thin film transistor and manufacturing method thereof - Google Patents
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Abstract
Description
제1도는 종래 박막 트랜지스터의 개략적 단면도.1 is a schematic cross-sectional view of a conventional thin film transistor.
제2도는 본 발명에 따른 박막 트랜지스터의 개략적 단면도.2 is a schematic cross-sectional view of a thin film transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 게이트 전극1 substrate 2 gate electrode
3 : 게이트 절연층 4 : 비정질 실리콘층3: gate insulating layer 4: amorphous silicon layer
5, 5' : 보호층 6 : 오믹층5, 5 ': protective layer 6: ohmic layer
7 : 소오스 전극 8 : 드레인 전극7 source electrode 8 drain electrode
본 발명은 박막 트랜지스터와 그 제조 방법에 관한 것으로서, 구조 개선으로 제조단가가 저렴한 박막 트랜지스터와 이를 제조하기에 적합한 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same, and to a thin film transistor having a low manufacturing cost due to structural improvement and a manufacturing method suitable for manufacturing the same.
일반적으로 박막 트랜지스터는 소위 액티브 매트릭스 액정 표시소자의 스위칭 소자로써 주로 채용이 되는바, 그 대략적인 구조는 제1도에 도시된 바와 같다. 제1도에 도시된 종래의 박막 트랜지스터는 극히 개략적으로 되어 있는 바, 본 발명에서 개선하고자 하는 대상이 아닌 다른 요소는 생략된 채 표현되어 있다. 이를 통해 알 수 있듯이 기판(1)상에 단층상으로 적층형성되는 여러 요소로 이루어진다. 즉, 일반적인 트랜지스터가 가지는 게이트 전극(2), 비정질 실리콘층(4), 소오스 전극(7), 드레인 전극(8)을 구비하는 바, 상기 게이트 전극(2)과 비정질 실리콘층(4)의 사이에는 게이트 절연층(3)이, 그리고 상기 비정질 실리콘층(4)과 소오스 및 드레인 전극(7)(8)의 사이에는 오믹층(6)이 각각 위치된다. 그리고 상기 소오스 전극(7)과 드레인 전극(8)의 사이로 노출되는 비정질 실리콘층(4)의 표면에는 보호층(5)이 형성되는데, 이는 상기 비정질 실리콘층(4)의 노출을 방지하여 이에 수분이 흡수되는 것을 방지하는 기능을 가진다.In general, a thin film transistor is mainly employed as a switching element of a so-called active matrix liquid crystal display device, and an outline structure thereof is as shown in FIG. The conventional thin film transistor shown in FIG. 1 is extremely schematic, and other elements other than those to be improved in the present invention are omitted. As can be seen from this it consists of a number of elements laminated on a single layer on the substrate (1). That is, the gate electrode 2, the amorphous silicon layer 4, the source electrode 7, and the drain electrode 8 of the general transistor are provided, and the gate electrode 2 is disposed between the amorphous silicon layer 4. The ohmic layer 6 is positioned between the gate insulating layer 3 and between the amorphous silicon layer 4 and the source and drain electrodes 7 and 8. A protective layer 5 is formed on the surface of the amorphous silicon layer 4 exposed between the source electrode 7 and the drain electrode 8, which prevents the amorphous silicon layer 4 from being exposed to moisture. It has a function of preventing the absorption.
이러한 종래의 박막 트랜지스터는 여러차에 걸친 성막(成膜)공정을 통하여 제조되게 되는 데, 그 순서의 대략은 다음과 같다.Such a conventional thin film transistor is to be manufactured through a number of film forming process, the order of the steps is as follows.
먼저, 기판(1)에 알미늄 증착법 및 사진 식각법을 통해 게이트 전극(2)을 형성한다. 이에 이어 상기 게이트 전극(2)의 상부와 기판(1)의 노출면 전체에 게이트 절연층(3)을 위한 층, 비정질 실리콘층(4)을 위한 층, 보호층(5)을 위한 층을 순차적으로 적층한 후에 상기 순차적인 두단계의 사진 식각법을 통해 소정 패턴의 비정질 실리콘층(4)과 보호층(5)을 순차적으로 완성한다. 그리고 상기 비정질 실리콘층(4)의 상부에 양측에 소오스 전극(7)과 드레인 전극(8)을 오믹층(6)을 사이에 둔 채 위치되도록 금속 증착법과 사진 식각법으로 형성한다.First, the gate electrode 2 is formed on the substrate 1 through aluminum deposition and photolithography. Subsequently, a layer for the gate insulating layer 3, a layer for the amorphous silicon layer 4, and a layer for the protective layer 5 are sequentially disposed on the upper portion of the gate electrode 2 and the exposed surface of the substrate 1. After the stacking is performed, the amorphous silicon layer 4 and the protective layer 5 of the predetermined pattern are sequentially completed through the two-step photolithography. The source electrode 7 and the drain electrode 8 are formed on both sides of the amorphous silicon layer 4 with the ohmic layer 6 interposed therebetween by metal deposition and photolithography.
대략 이러한 공정을 이루는 종래의 박막 트랜지스터의 제조 공정은 수차례에 걸친 성막 단계와 에칭 단계를 걸치게 되는 바, 비교적 공정 전체 소요 시간이 길고, 그 조건 또한 까다롭다. 그리고 이로 인해 제품의 불량률이 높은 편이다.The conventional thin film transistor manufacturing process that roughly accomplishes such a process is subjected to several film forming steps and etching steps, and thus, the overall time required for the process is relatively long, and the conditions thereof are also difficult. And because of this, the defective rate of the product is high.
본 발명은 이러한 문제점을 개선할 수 있도록 그 구조가 개선된 박막 트랜지스터와 이를 제조하기에 적합한 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a thin film transistor having an improved structure and a manufacturing method suitable for manufacturing the same, so that this problem can be improved.
상기의 목적을 달성하기 위하여 본 발명의 박막트랜지스터는, 기판상에 소정 패턴으로 순차 적층형성되는 게이트 전극, 반도체 층, 소오스 전극, 드레인 전극, 상기 게이트 전극과 비정질 실리콘층의 사이에 개재되는 게이트 절연층, 상기 비정질 실리콘층과 상기 소오스 및 드레인 전극의 사이에 개재되는 오믹층, 상기 소오스 전극과 드레인 전극 사이로 노출되는 상기 비정질 실리콘층의 표면에 형성되는 보호층을 구비한 것으로서, 상기 보호층이 상기 비정질 실리콘층과 일체로 형성되며, 그 소재는 질화 규소인 점에 그 특징이 있다.In order to achieve the above object, the thin film transistor of the present invention includes a gate electrode interposed between the gate electrode, the semiconductor layer, the source electrode, the drain electrode, and the gate electrode and the amorphous silicon layer that are sequentially stacked on a substrate in a predetermined pattern. Layer, an ohmic layer interposed between the amorphous silicon layer and the source and drain electrodes, and a protective layer formed on a surface of the amorphous silicon layer exposed between the source electrode and the drain electrode, wherein the protective layer is It is formed integrally with the amorphous silicon layer, and the material is characterized in that the silicon nitride.
그리고 상기의 목적을 달성하는 본 발명의 제조 방법은, 소오스 전극과 드레인 전극의 사이로 노출되는 비정질 실리콘층에 질소를 침투시켜 질소가 침투된 비정질 실리콘층의 표피의 일정 두께가 질화 규소로 된 보호층으로 형성되게 하는 점에 그 특징이 있다.And the manufacturing method of this invention which achieves the said objective is the protective layer which made silicon nitride penetrate the amorphous silicon layer exposed between the source electrode and the drain electrode, and the thickness of the skin of the amorphous silicon layer which nitrogen infiltrated was silicon nitride. It is characterized by the fact that it is formed.
이하 첨부된 도면과 함께 본 발명의 실시예를 상세히 설명한다.Hereinafter with reference to the accompanying drawings will be described an embodiment of the present invention;
우선 본 발명의 박막 트랜지스터를 살펴보면 제2도에 도시된 바와 같이 종래 박막 트랜지스터가 가지는 일반적 요소는 모두 구비한다.First, referring to the thin film transistor of the present invention, as shown in FIG. 2, all the general elements of the conventional thin film transistor are provided.
즉, 기판(1) 상에 단층상으로 적층 형성되는 여러 요소로 이루어지는 바, 최하위의 게이트 전극(2), 그리고 그 상부의 비정질 실리콘층(4), 그리고 상기 비정질 실리콘층(4)의 상면 양측에 일정간격으로 위치되는 소오스 전극(7) 및 드레인 전극(8)을 구비한다. 이때에, 상기 게이트 전극(2)과 비정질 실리콘층(4)의 사이에는 게이트 절연층(3)이 개재되고, 상기 비정질 실리콘층(4)과 소오스 및 드레인 전극(7)(8)의 사이에는 오믹층(6)이 위치된다. 그리고 상기 소오스 전극(7)과 드레인 전극(8)의 사이로 노출되는 비정질 실리콘층(4)의 표면에는 보호층(5)이 형성되어 있는 바, 이는 일반적으로 알려진 바와 같이, 상기 비정질 실리콘층(4)의 노출을 방지하여 이에 수분이 흡수되는 것을 방지하는 기능을 가진다. 이러한 보호층(5)은 본 발명의 특징적 요소로서 종래와는 달리 비정질 실리콘층(4)과 한몸으로 이루어지며, 그 소재는 질화 규소이다.That is, a bar is formed of a plurality of elements stacked on a single layer on the substrate 1, the lowermost gate electrode 2, the amorphous silicon layer 4 on the upper side, and both sides of the upper surface of the amorphous silicon layer 4 And a source electrode 7 and a drain electrode 8 positioned at regular intervals. At this time, a gate insulating layer 3 is interposed between the gate electrode 2 and the amorphous silicon layer 4, and between the amorphous silicon layer 4 and the source and drain electrodes 7 and 8. The ohmic layer 6 is located. In addition, a protective layer 5 is formed on a surface of the amorphous silicon layer 4 exposed between the source electrode 7 and the drain electrode 8, which is generally known as the amorphous silicon layer 4. ) To prevent the exposure of water to the absorption of water. This protective layer (5) is a characteristic element of the present invention, unlike the conventional silicon silicon layer (4) and one body, the material is silicon nitride.
이와 같은 구조의 박막 트랜지스터는 상기한 바와 같이 비정질 실리콘층(4)과 보호층(5)이 한몸으로 이루어짐으로 인해서 상기 비정질 실리콘층(4)의 기밀 유지가 확실하게 된다.As described above, in the thin film transistor having the structure, the amorphous silicon layer 4 and the protective layer 5 are formed in one body, thereby ensuring the airtightness of the amorphous silicon layer 4.
이러한 구조적인 특징은 그 제조 공정도 간편하게 하는 효과를 낳게 되는 바, 이하에 본 발명의 제조방법을 상세히 설명한다.This structural feature will produce the effect of simplifying the manufacturing process, the following describes the production method of the present invention in detail.
본 발명의 제조방법은 종래의 일반적 공정을 다수 포함하는 바, 그 순서의 대략은 다음과 같다.The production method of the present invention includes a number of conventional general steps, the approximate order of which is as follows.
먼저, 기판(1)에 알루미늄 증착법 및 사진 식각법을 통해 게이트 전극(2)을 형성한다. 이에 이어 상기 게이트 전극(2)의 상부와 기판(1)의 노출면 전체에 게이트 절연층(3)을 위한 층, 비정질 실리콘층(4)을 위한 층, 오믹층(6)을 위한 층을 형성한 후, 상기 비정질 실리콘 층과 오믹층을 위한 층을 사진 식각법을 에칭하여 소정 패턴의 비정질 실리콘층(4)과 이의 상부 양측의 오믹층(6)을 완성한다. 그리고 상기 오믹층의 상부 양측에 소오스 전극(7)과 드레인 전극(8)을 금속 증착법과 사진 식각법으로 형성한다. 그리고 상기 소오스 전극(7)과 드레인 전극(8)의 사이로 노출된 오믹층(6)의 일부를 제거하여 그 하부의 비정질 실리콘층이 표면을 노출되게 한다. 이와 같이 한 후 노출된 반도체층(4)의 표면에 소정의 방법으로 질소를 침투시켜 비정질 실리콘의 표면 일부의 일정 두께가 질화 규소로 변화하여 된 보호층(5)을 완성한다.First, the gate electrode 2 is formed on the substrate 1 through aluminum deposition and photolithography. Subsequently, a layer for the gate insulating layer 3, a layer for the amorphous silicon layer 4, and a layer for the ohmic layer 6 are formed over the gate electrode 2 and the entire exposed surface of the substrate 1. Then, the amorphous silicon layer and the layer for the ohmic layer are etched by photolithography to complete the amorphous silicon layer 4 of the predetermined pattern and the ohmic layer 6 on both sides thereof. The source electrode 7 and the drain electrode 8 are formed on both sides of the ohmic layer by metal deposition and photolithography. A portion of the ohmic layer 6 exposed between the source electrode 7 and the drain electrode 8 is removed to expose the lower surface of the amorphous silicon layer. After this, nitrogen is infiltrated into the exposed surface of the semiconductor layer 4 by a predetermined method to complete the protective layer 5 in which a certain thickness of the surface of the amorphous silicon is changed to silicon nitride.
이상과 같은 단계를 가지는 본 발명은 상기한 바와 같이 종래와는 다른 보호층 형성단계, 즉 비정질 실리콘층에 질소를 침투시켜 소망하는 보호층을 형성하도록 하는 보호층 형성단계를 가진다. 이러한 특징은 결과적으로 종래의 제조 방법에 비해 감축된 성막 단계를 통해 박막 트랜지스터를 제조할 수 있도록 한다.The present invention having the steps as described above has a protective layer forming step different from the conventional one, that is, the protective layer forming step to form a desired protective layer by penetrating nitrogen into the amorphous silicon layer. This feature consequently enables the thin film transistor to be manufactured through the reduced film forming step as compared with the conventional manufacturing method.
이러한 본 발명에 의하면 제조 단가가 종래에 비해 저렴해 짐은 물론 제품의 불량률이 크게 개선되게 됨으로써, 제품의 생산성이 크게 제공되게 된다.According to the present invention, the manufacturing cost is not only cheaper than the conventional, but also greatly improves the defective rate of the product, thereby providing a large productivity of the product.
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