KR930010677B1 - Dram cell having a stacked trench capacitor and vertical transistor - Google Patents

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KR930010677B1 KR1019900011201A KR900011201A KR930010677B1 KR 930010677 B1 KR930010677 B1 KR 930010677B1 KR 1019900011201 A KR1019900011201 A KR 1019900011201A KR 900011201 A KR900011201 A KR 900011201A KR 930010677 B1 KR930010677 B1 KR 930010677B1
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Abstract

The DRAM cell comprises a structure wherein a deep trench is formed in a silicon wafer, a stacked trench capacitor is formed around a silicon pillar, and a vertical transfer transistor is formed on top of the silicon pillar after the formation of the stacked trench capacitor. The transfer transistor is connected to the storage capacitor through a selectively doped n+ diffused layer, and isolation between DRAM cells is formed by the trench. The DRAM cell has high reliability and stable operating characteristics and allows the cell to be used in the formation of a DRAM with a capacity that equals or exceeds 64 MB.

Description

수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀과 그 제조방법Stacked-Trench DRAM Cells with Vertical Transistors and Manufacturing Method Thereof

제1a도는 종래의 CTT(Composed Trench Transistor) 구조를 갖는 셀의 단면도.1A is a cross-sectional view of a cell having a conventional stacked trench transistor (CTT) structure.

제1b도는 종래의 SGT(Surrounding Gate Transistor) 구조를 갖는 셀의 단면도.1B is a cross-sectional view of a cell having a conventional rounding gate transistor (SGT) structure.

제2a도 내지 h도는 본 발명의 제조공정을 나타낸 단면도.2a to h are cross-sectional views showing the manufacturing process of the present invention.

제3도는 본 발명의 제조공정에 의해 완성된 스택-트렌치 구조의 D램셀의 단면도.3 is a cross-sectional view of a D-RAM cell of a stack-trench structure completed by the manufacturing process of the present invention.

제4도는 본 발명의 제조공정에 의해 완성된 스택-트렌치 구조의 D램셀의 배열상태를 나타낸 개략도.Figure 4 is a schematic diagram showing the arrangement of the D-RAM cell of the stack-trench structure completed by the manufacturing process of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘 기판 7 : p+확산층1: silicon substrate 7: p + diffusion layer

9 : 전하저장용 전극 11 : 캐패시터 유전체9: charge storage electrode 11: capacitor dielectric

13 : n+확산층(소오스) 15 : 워드선(게이트)13: n + diffusion layer (source) 15: word line (gate)

16 : 드레인 17 : 비트선16 drain 17 bit line

본 발명은 고집적 반도체 D램의 제조에 관한 것으로, 특히 신뢰성이 우수하고 안정된 동작특성을 갖도록 한 수직 트랜지스터를 갖는 스택-트렌치(stacked-Trench) 구조의 D램셀과 그 제조방법에 관한 것이다. 고집적 D램(Dynamic Random Access Memory)을 구현하기 위하여 D램셀의 구조가 초기의 평면구조에서 최근에는 트렌치(trench) 또는 스택(stacked) 구조 등으로 많은 변화를 거듭하였으며, 공정이 허용하는 범위에서 셀의 면적을 가능한 최소화 하면서 저장용 커패시터의 면적을 최대화 하는 방향으로 진행되고 있음이 이미 알려진 사실이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of highly integrated semiconductor DRAMs, and more particularly, to a stacked-Trench structured DRAM cell and a method of manufacturing the same, which have a vertical transistor configured to have excellent reliability and stable operation characteristics. In order to realize high-density dynamic random access memory (DRAM), the structure of the DRAM cell has changed from the initial planar structure to the trench or stacked structure recently. It is already known that the direction of the storage capacitor is maximized while minimizing the area of the capacitor as much as possible.

현재까지 발표된 대부분의 셀구조는 트랜스퍼 트랜지스터(Transfer Transistor)가 기판위에 수평으로 위치하고, 저장 커패시터가 트랜스퍼 트랜지스터의 옆에 위치하므로 64M D램이 요구하는 셀면적을 만족시킬 수가 없었다.Most cell structures published to date have not been able to meet the cell area required by 64M DRAM because the transfer transistors are located horizontally on the substrate and the storage capacitors are located next to the transfer transistors.

그러므로 제1a도에 도시한 것과 같이 트랜스퍼 트랜지스터를 기판의 상층부에 형성하고 저장 커패시터가 트랜스퍼 트랜지스터의 아래에 위치하도록한 CTT(Composed Trench Transistor)구조를 갖는 셀이 개발되었다.Therefore, as shown in FIG. 1A, a cell having a stacked trench transistor (CTT) structure in which a transfer transistor is formed on an upper layer of a substrate and a storage capacitor is positioned below the transfer transistor has been developed.

그러나 상기와 같은 CTT 구조의 셀에 의하여서는 비트선의 분리를 위하여 LOCOS(Local Oxidantion of Silicon) 방법을 사용하기 때문에 인접하는 셀과의 분리영역을 줄일 수 없는 단점이 있었다.However, since the CTT structure cell uses LOCOS (Local Oxidantion of Silicon) method for the separation of the bit line, there is a disadvantage in that the separation region from adjacent cells cannot be reduced.

또한 최근에는 제1b도에 도시한 것과 같은 SGT(Surrounding Gate Transistor) 구조의 셀이 발표되었다. 그러나 상기와 같은 SGT 구조의 셀은 실리콘 기둥의 위쪽에는 트랜스퍼 트랜지스터가 위치하고, 아래쪽에는 Hi-C(High Capacitance) 구조의 저장 캐패시터가 위치하면서 인접한 셀과 트렌치 분리로 이루어져 실리콘 기둥에 트랜스퍼 트랜지스터와 저장 캐패시터가 모두 형성되도록 함으로써 64M D램이 요구하는 셀면적을 만족하도록 하였으나, 이는 저장 캐패시터가 Hi-C 구조이므로 SER(Soft Error Rate)가 클뿐 아니라, Hi-C를 위하여 실리콘 기둥의 둘레에 n-의 높은 농도로 도우핑하여야 하므로 실리콘 기둥의 크기가 작아질 경우에는 공핍층(depletion layer)으로 인하여 트랜스퍼 트랜지스터가 기판에 대해서 플로우팅(floating) 되는 현상이 발생하는 문제점이 있었다.Recently, a cell having a SGT (Surrounding Gate Transistor) structure as shown in FIG. 1B has been announced. However, the cell of the SGT structure as described above has a transfer transistor located above the silicon pillar, and a storage capacitor of Hi-C (High Capacitance) structure positioned below the silicon pillar. In order to satisfy the cell area required by the 64M DRAM, the storage capacitor has a Hi-C structure, so the soft error rate (SER) is not only high but also n- is around the silicon pillar for Hi-C. Since the doping is required to a high concentration, when the size of the silicon pillar is small, there is a problem in that the transfer transistor floats with respect to the substrate due to a depletion layer.

이에 따라 본 발명은 64M 또는 그 이상의 직접도의 D램에 적용 가능하고 신뢰성이 우수하고 안정된 동작 특성을 지닌 스택-트렌치 구조의 D램셀과 그 제조방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a D-RAM cell having a stack-trench structure and a method of manufacturing the same, which are applicable to D-RAM having 64M or more and have excellent reliability and stable operation characteristics.

이를 위하여 본 발명은 스택-트렌치 형태의 캐패시터를 사용함으로 SER가 낮아지도록하여 신뢰성이 우수하도록 하고, 실리콘 기둥의 한 부분만 국부적으로 도우핑하여 트랜스퍼 트랜지스터와 저장 캐패시터를 연결함으로써 트랜지스터가 실리콘 기판에 대해서 플루우팅 되는 현상을 줄이면서 안정된 동작특성을 갖도록 한다.To this end, the present invention uses a stack-trench type capacitor so that the SER is lowered so that the reliability is excellent, and only one portion of the silicon pillar is locally doped to connect the transfer transistor and the storage capacitor to the silicon substrate. It has a stable operation characteristic while reducing the fluting phenomenon.

본 발명을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.The present invention will be described in detail with reference to the accompanying drawings as follows.

제2도는 본 발명의 제조공정을 순서대로 도시한 것이다.2 shows the manufacturing process of the present invention in order.

제2a도는 트렌치를 형성하는 과정을 나타낸 것이다.Figure 2a shows the process of forming a trench.

제2a도에서, P형 실리콘 기판(1)의 상면에 250Å 정도의 두께로 산화막(2)을 성장하고, 그 위에 1000Å 정도의 두께로 질화실리콘막(3)을 증착하고 이 질화실리콘막(3)상에 다시 CVD(Chemical Vapor Deposition)의 방법으로 8000Å 정도의 두께로 산화막(4)을 형성하며, 다음에 925℃의 H2/O2분위기에서 CVD 옥사이드(Oxide)를 덴시피케이션(densification)하여 트렌치 식각을 위한 마스크층을 형성한다.In FIG. 2A, an oxide film 2 is grown on the upper surface of the P-type silicon substrate 1 with a thickness of about 250 GPa, and a silicon nitride film 3 is deposited thereon with a thickness of about 1000 GPa, and the silicon nitride film 3 The oxide film 4 is formed to a thickness of about 8000Å by the method of CVD (Chemical Vapor Deposition), and then the CVD oxide (densification) is densified in H 2 / O 2 atmosphere at 925 ° C. To form a mask layer for trench etching.

그리고 형성된 트렌치 마스크층을 이용하여 산화막(4), 질화실리콘막(3), 산화막(2)의 순으로 RIE(Reactive Ion Etch) 방법으로 식각하고, 다시 트랜스퍼 트랜지스터가 형성될 부분까지 실리콘 기판(1)을 0.8∼1.2㎛의 깊이로 트렌치 에치(trench etch)하여 1차 트렌치를 형성한 다음에 트렌치의 내부표면에 절연막으로서 산화막(5a)을 형성한 상태를 도시한 것이다.Then, using the formed trench mask layer, the oxide film 4, the silicon nitride film 3, and the oxide film 2 are sequentially etched by a reactive ion etching (RIE) method, and then the silicon substrate 1 is formed to the portion where the transfer transistor is to be formed. ), The trench trench is etched to a depth of 0.8 to 1.2 mu m to form a primary trench, and then the oxide film 5a is formed as an insulating film on the inner surface of the trench.

제2b도는 상기 1차 트렌치 아래에서 2차 트렌치를 형성하는 과정을 도시한 것이다.2b illustrates a process of forming a second trench under the first trench.

제2b도에서, 소자가 형성될 부분의 1차 트렌치를 포함하여 상부 표면 전체에 질화실리콘을 도포한 다음 선택적으로 식각하여 1차 트렌치의 측벽에만 질화실리콘막을 남게하여 측벽스페이서(side wall spacer)(6)를 형성하고, 1차 트렌치의 저면에 위치한 상기 산화막(5a)의 일부를 그리고 실리콘 기판(1)을 3∼5㎛ 정도로 더 식각하여 2차 트렌치를 형성한 다음 950℃, H2O2의 분위기에서 약 2000Å의 벽면산화막(5)을 상기 2차 트렌치의 표면에 성장시킨 상태를 도시한 것이다. 제2c도는 벽면산화막을 부분적으로 정의(defining)하는 과정을 나타낸 도면이다.In FIG. 2B, silicon nitride is applied to the entire top surface, including the first trench of the portion where the device is to be formed, and then selectively etched to leave the silicon nitride film only on the sidewall of the first trench. 6), a part of the oxide film 5a located at the bottom of the first trench and the silicon substrate 1 are further etched to have a thickness of about 3 to 5 탆 to form a second trench, and then 950 ° C and H 2 O 2 It shows a state in which the wall oxide film 5 of about 2000 kV is grown on the surface of the secondary trench in the atmosphere of. 2C is a view illustrating a process of partially defining a wall oxide film.

제2c도에서, 비등방성식각 또는 RIE 방법으로 2차 트렌치의 바닥부분의 산화막(5)을 식각한 다음 붕소(Boron)를 이온 주입하거나 BN(Boron Nitride)를 P+확산원으로서 사용하여 상기 실리콘 기판내에 P+ 확산층(7)을 형성함으로으로써 이웃하는 셀과 전기적으로 분리시킨다.In FIG. 2C, the silicon substrate is etched using anisotropic etching or RIE to etch the oxide film 5 at the bottom of the secondary trench and then ion implanted with boron or BN (Boron Nitride) as a P + diffusion source. By forming a P + diffusion layer 7 therein, it is electrically separated from neighboring cells.

이어, 소정 패턴의 포토레지스터(8)를 이용하여 저장전극과 트랜지스터가 연결될 부분을 정의한 후 습식 식각에 의해 상기 측벽스페이서(6)의 끝부분에 위치한 벽면산화막(5)의 일부를 제거한다.Subsequently, the portion of the wall oxide film 5 positioned at the end of the sidewall spacer 6 is removed by wet etching after defining a portion to which the storage electrode and the transistor are connected using the photoresist 8 having a predetermined pattern.

제2d도는 포토레지스트(8)와 함께 상면의 산화막(4)과, 질화실리콘의 측벽스페이서(6)의 돌출부분을 제거한 다음 폴리실리콘(9a)을 1000Å∼3000Å의 두께로 도포한 상태를 도시한 것이다.FIG. 2D shows a state in which the protruding portions of the oxide film 4 on the upper surface and the sidewall spacer 6 of the silicon nitride are removed together with the photoresist 8, and then the polysilicon 9a is applied in a thickness of 1000 kPa to 3000 kPa. will be.

제2e도는 도포된 폴리실리콘(9a)을 POCl3로 도우핑하고 다시 포토레지스터(10)를 도포한 다음에 에치백(etch back) 공정으로 식각하여 2차 트렌치를 채워지면서 일정한 높이까지 전하저장용 전극(9)이 형성되도록 한 상태를 도시한 것이다.Figure 2e is a doped polysilicon (9a) with POCl 3 and the photoresist 10 is applied again and then etch back (etch back) by etching the secondary trench to fill the charge to a certain height The state in which the electrode 9 is formed is shown.

제2f도는 캐패시터 유전체를 형성하는 공정을 나타낸 것으로, 전하저장용 전극(9)을 형성한 상태에서 남아 있는 포토레지스터(10) 및 2차 트렌치의 저면을 제거한 다음에 ONO(Oxide/Nitride/Oixde)의 구조를 갖는 에큐벌런트(equivalent)산화막을 2차 트렌치내에서 상기 전하저장용 전극(9) 표면에 100Å 정도의 두께로 형성하여 캐패시터 유전체(dielectic)(11)를 형성하고, 열처리공정에 의해 벽면 산화막 (5)의 제거된 부분인 창(window)을 통하여 전하저장용 전극(9)에있는 불순물 이온이 P형 실리콘 기판(1)으로 확산되어 n+ 확산층(13)이 형성되도록하여 소오스가 되도록 함으로써 전하저장용 전극(P)과 트랜스퍼 트랜지스터를 연결하도록 한다.FIG. 2F illustrates a process of forming a capacitor dielectric. After removing the bottom surface of the photoresist 10 and the second trench remaining in the state where the charge storage electrode 9 is formed, ONO (Oxide / Nitride / Oixde) is removed. An equivalent oxide film having a structure of about 100 Å was formed on the surface of the charge storage electrode 9 in the secondary trench to form a capacitor dielectric 11, and then subjected to a heat treatment process. Impurity ions in the charge storage electrode 9 are diffused into the P-type silicon substrate 1 through a window, which is a removed portion of the wall oxide film 5, to form an n + diffusion layer 13 so as to become a source. By connecting the charge storage electrode (P) and the transfer transistor.

그리고 제2f도에서와 같이, 3000Å의 두께로 폴리실리콘을 증착하고 POCl3로 도우핑 한 뒤에 다시 2㎛ 이상의 폴리실리콘을 증착하고 POCl3로 도우핑하여 에치백 공정으로 소자가 형성될부분까지 오우버 에치(over etch)함으로써 2차 트렌치내에서 폴리실리콘층(12)을 형성한다.As shown in FIG. 2f, polysilicon is deposited to a thickness of 3000Å and doped with POCl 3 , and then polysilicon is deposited to 2 μm or more and doped with POCl 3 to etch back process until the device is formed. By over etch, the polysilicon layer 12 is formed in the secondary trench.

제2g도는 워드선을 형성하는 과정을 나타낸 것으로, 소자가 형성될 질화실리콘 측벽 스페이서(6)와 상면의 질화 실리콘막(3) 및 산화막(2)을 습식식각으로 모두 제거한 다음에 1000℃의 TCA(Trichlorethane)를 소량 첨가한 O2분위기에서 게이트 산화막(14)을 1000∼200Å 정도의 두께로 성장하고, 그 위에 폴리실리콘을 300Å의 두께로 도포한 후 POCl3로 도우핑 한 다음에 그 두께만큼 RIE 방법으로 식각하여 게이트 전극으로 이용하기도 하는 워드선(word line)(15)을 형성한 상태를 도시한 것이다.FIG. 2g illustrates a process of forming a word line. The silicon nitride sidewall spacer 6 and the silicon nitride film 3 and the oxide film 2 on which the device is to be formed are removed by wet etching, followed by a TCA of 1000 ° C. The gate oxide film 14 was grown to a thickness of about 1000 to 200 kPa in an O 2 atmosphere in which a small amount of (Trichlorethane) was added, and polysilicon was coated to a thickness of 300 kPa thereon, and then doped with POCl 3 , A state in which word lines 15, which are etched by the RIE method and also used as a gate electrode, is formed.

제2h도는 D램셀을 완성하는 과정을 나타낸 것으로, As 이온을 5E15㎠의 도우즈와 60KeV의 에너지로 이온 주입하여 950℃에서 30분간 열처리하면서 드레인(16)을 형성한 다음에, LTO(Low Temperature Oxide)(18)을 7000Å 정도의 두께로 도포하면서 상단에 비트선(Bit Line)(17)을 형성하여 D램셀을 완성한 상태를 도시한 것이다.Figure 2h shows the process of completing the D-RAM cell, by implanting As ions with a dose of 5E15cm 2 and energy of 60KeV to form a drain 16 while heat treatment at 950 ℃ for 30 minutes, then LTO (Low Temperature Oxide) (18) is applied to a thickness of about 7000 Å while forming a bit line (Bit Line 17) on the top shows the state of completing the D-RAM cell.

제3도는 완성된 스택-트렌치 구조의 D램셀의 단면도를 나타낸 것으로 1은 실리콘 기판, 7은 P+ 확산층, 9는 전하 저장용 전극, 11은 캐패시터 유전체, 13은 소오스인 n+ 확산층, 15는 케이트로도 이용되는 워드선, 16은 드레인, 17은 비트선을 각각 나타낸다.3 is a cross-sectional view of a D-RAM cell of a completed stack-trench structure, where 1 is a silicon substrate, 7 is a P + diffusion layer, 9 is a charge storage electrode, 11 is a capacitor dielectric, 13 is a source n + diffusion layer, and 15 is a gate. The word line 16 used is also a drain and 17 represents a bit line.

그리고 제4도는 스택-트렌치 구조의 D램셀의 배열(layout) 상태를 나타낸 것으로, 20은 워드선을, 21은 비트선을, 22는 비트선의 접촉부위를, 23은 트렌치를, 24는 측면(lateral) 접촉부위를 각각 나타낸다.4 shows a layout state of the D-RAM cell of the stack-trench structure, where 20 is a word line, 21 is a bit line, 22 is a contact portion of a bit line, 23 is a trench, and 24 is a side ( lateral) contact areas are shown respectively.

따라서 본 발명의 수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀은 실리콘 기판(1)에 트렌치를 형성하여 기둥주위에 스택형태의 캐패시터 구조를 형성하고, 실리콘 기둥의 윗부분에 질화실리콘 측벽 스페이서(6)를 이용하여 수직형태의 트랜스퍼 트랜지스터가 형성되도록 한 것으로, 저장 캐패시터와 트랜스퍼 트랜지스터가 실리콘 기둥의 아래, 위쪽에 위치하도록 하여 국부적으로 도우핑된 n+ 확산층(13)으로 연결하는 한편, 인접한 셀과는 트렌치로서 분리되도록 함으로써 안정된 동작 특성을 가짐은 물론, 64M 또는 그 이상의 집적도를 가지는 D램셀에 적용 가능한 것임을 알 수 있다.Therefore, the D-RAM cell of the stack-trench structure having the vertical transistor of the present invention forms a trench in the silicon substrate 1 to form a stacked capacitor structure around the pillar, and the silicon nitride sidewall spacer 6 on the silicon pillar. A vertical transfer transistor is formed by using a capacitor, and the storage capacitor and the transfer transistor are positioned below and above the silicon pillar, and are connected to the locally doped n + diffusion layer 13 while trenches with adjacent cells. It can be seen that not only has a stable operation characteristics, but also can be applied to a DRAM cell having an integration degree of 64M or more.

Claims (3)

실리콘 기판의 상층부에 트랜지스터가 수직으로 형성되고, 상기 트랜지스터의 하부에 트렌치에 의해 캐패시터가 기둥모양으로 형성되는 구조의 메모리셀에 있어서, 상기 캐패시터의 하부에 인접셀과의 전기적인 분리를 위해 형성된 제1확산층(7)과, 상기 제1확산층(7)의 상기 캐패시터의 내부중심에 상기 기둥모양으로 형성된 캐패시터 유전체(11)와, 상기 캐패시터 유전체(11)의 외부를 둘러싸도록 형성된 전하저장용 전극(9)과, 상기 전하저장용 전극(9)의 상부에 형성되고 상기 트랜지스터와 상기 전하저장용 전극(9)을 전기적으로 연결하기 위한 제2확산층(7)과, 상기 전하저장용 전극(9)과 상기 실리콘 기판을 전기적으로 절연하기 위해 상기 전하저장용 전극(9)의 외부에 형성된 절연막(5)을 포함하는 것을 특징으로 하는 수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀.A memory cell having a transistor formed vertically in an upper layer of a silicon substrate and having a columnar capacitor formed by a trench in a lower portion of the silicon substrate, the memory cell having a lower portion formed in the lower portion of the capacitor for electrical separation from an adjacent cell. A first diffusion layer 7, a capacitor dielectric 11 formed in the column shape at an inner center of the capacitor of the first diffusion layer 7, and an electrode for charge storage formed to surround the outside of the capacitor dielectric 11; 9), a second diffusion layer 7 formed on the charge storage electrode 9 for electrically connecting the transistor and the charge storage electrode 9, and the charge storage electrode 9 And an insulating film 5 formed outside the charge storage electrode 9 to electrically insulate the silicon substrate. D raemsel of the value structure. 실리콘 기판(1)의 상면에 산화막(2), 질화실리콘막(3) 및 산화막(4)을 증착한 후 소정 패턴으로 식각하여 1차 트렌치를 형성하는 단계와, 상기 1차 트렌치의 측벽에 질화실리콘 측벽 스페이서(6)를 형성하고 상기 1차 트렌치의 저면을 식각하여 2차 트렌치를 형성하고, 형성된 2차 트렌치의 측면에 산화막(5)을 2000Å정도 성장하는 단계와, 상기 2차 트렌치의 바닥에 있는 산화막을 제거하여 이온 주입공정에 의해 P확산층(7)을 상기 2차 트렌치의 저면에 위치한 실리콘 기판(1)내에 형성하여 이웃하는 셀과 분리시키고 그리고 상기 1차 트렌치의 하단부에 위치한 상기 벽면산화막의 일부를 제거하는 단계와, 불순물 이온이 주입된 폴리실리콘을 상기 2차 트렌치의 표면에 형성하여 전하저장용 전극(9)을 형성하면서 캐패시터 유전체(11)를 ONO의 구조로 형성하고 상기 변면 산화막의 제거된 일부를 통하여 실리콘기판내에 n+ 확산층(13)을 형성한 다음에, 폴리실리콘을 도포한 후 오우버 에치하여 상기 2차 트렌치내에 폴리실리콘층(12)을 형성하는 단계와, 남아 있는 질화실리콘 측벽 스페이서(6)와 질화실리콘막(3) 및 산화막(2)을 습식식각으로 제거한 후 게이트 산화막(14)을 기르고 워드선(15)과 비트선(17)을 형성하는 단계들에 의해 제조됨을 특징으로 하는 수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀의 제조방법.Depositing an oxide film 2, a silicon nitride film 3, and an oxide film 4 on the upper surface of the silicon substrate 1, and etching in a predetermined pattern to form a primary trench, and nitriding on the sidewalls of the primary trench Forming a silicon sidewall spacer 6 and etching the bottom of the primary trench to form a secondary trench, and growing an oxide film 5 on the side of the formed secondary trench by about 2000 microseconds; Remove the oxide film on the surface of the P trench layer 7 by ion implantation to form a silicon diffusion layer 7 in the silicon substrate 1 located at the bottom of the secondary trench to separate it from neighboring cells. Removing a portion of the oxide film, and forming polysilicon implanted with impurity ions on the surface of the secondary trench to form the charge storage electrode 9 while forming the capacitor dielectric material 11 in an ONO structure. Forming an n + diffusion layer 13 in the silicon substrate through the removed portion of the oxidized oxide film, and then applying polysilicon and then over etching to form the polysilicon layer 12 in the secondary trench; After the silicon nitride sidewall spacer 6, the silicon nitride film 3 and the oxide film 2 are removed by wet etching, the gate oxide film 14 is grown and the word line 15 and the bit line 17 are formed. A method for manufacturing a D-RAM cell of a stack-trench structure having a vertical transistor, characterized in that it is manufactured by. 제2항에 있어서, 상기 벽면 산화막(5)의 일부가 제거된 부분인 창을 통하여 n+확산층(13)이 형성되는 단계는 열처리에 의해 상기 전하저장용전극(9)에 주입된 불순물 이온이 확산되도록하여 트랜스퍼 트랜지스터와 전하저장용전극(9)을 연결시키도록 한 수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀의 제조방법.The method of claim 2, wherein the step of forming the n + diffusion layer 13 through a window in which a part of the wall oxide film 5 is removed is performed by impurity ions implanted into the charge storage electrode 9 by heat treatment. A method of manufacturing a D-RAM cell having a stack-trench structure having a vertical transistor that is diffused to connect a transfer transistor and a charge storage electrode (9).
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