KR930010611B1 - 파형정형장치 - Google Patents

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KR930010611B1
KR930010611B1 KR1019850006019A KR850006019A KR930010611B1 KR 930010611 B1 KR930010611 B1 KR 930010611B1 KR 1019850006019 A KR1019850006019 A KR 1019850006019A KR 850006019 A KR850006019 A KR 850006019A KR 930010611 B1 KR930010611 B1 KR 930010611B1
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야쓰히로 히이지마
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소니 가부시끼가이샤
오오가 노리오
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Abstract

내용 없음.

Description

파형정형장치
제1도는 본 발명의 한실시예를 표시하는 블럭도.
제2도는 본 발명에 의한 파형정형장치를 적용한 전송계를 도시하는 블록도.
제3도는 제1도의 동작을 설명하기 위한 도면.
제4도는 가중회로(2)의 구체적인 회로의 한 예를 도시하는 접속도.
제5도 내지 제9도는 본 발명을 설명하기 위한 도면.
제10도는 2진수 변환회로(4)의 구체적인 회로의 한 예를 도시하는 접속도.
* 도면의 주요부분에 대한 부호의 설명
1 : 시프트 레지스터 2 : 가중회로
3 : 가산회로 4 : 2진수 변환회로
[산업상 이용분야]
본 발명은 베이스 밴드에 있어서 파형정형을 하는 경우등에 사용하는 것으로서 적당한 파형정형장치에 관한 것이다.
[종래 기술]
일반적으로 데이타 전송에 있어서, 부호간의 간섭에 의한 부호의 착오를 최소한으로 하기 위해서, 베이스 밴드의 신호를 나이퀴스트의 제1기준 즉 임펄스 응답파형의 시간축상에서 등간격 영교차를 만족하도록 정형한다. 즉 파형을 등화할 필요가 있다.
따라서, 정밀도를 향상시키기 위해서는 디지탈 회로에 의한 파형정형이 바람직하다. 종래의 디지탈 회로로 구성한 파형정형장치의 경우, 상기 파형정형장치 내에서 이루어지는 가산의 결과가 한쪽 극성쪽으로 기울어져, 주어진 데이타의 워드길이(word length)를 최대한으로 이용할 수 없다. 즉 다이나믹 영역을 유효하게 이용하는데 있어 손실을 가져오는 결점이 있었다.
[본 발명이 해결하고자 하는 문제점]
본 발명은 이러한 점을 감안한 것으로, 주어진 워드길이를 최대한으로 이용하여 가산을 행하고, 다이나믹 영역을 유효하게 이용하여 가산을 행하고, 다이나믹 영역을 유효하게 이용할 수 있는 파형정형장치를 제공하는 것이다.
[문제점을 해결하는 수단]
본 발명에 의한 파형정형장치는 입력 데이타가 공급되는 시프트 레지스터(1)와, 이 시프트 레지스터의 내용에 가중치 부가를 행하는 가중회로(2)와, 이 가중회로의 출력을 소정량 오스펫하여 2의 보수로 2진 가산하는 가산회로(3)와, 이 가산회로의 출력을 자연수 또는 2의 보수 2진수로 변환하는 2진수 변환회로(4)로 구성된다.
[작용]
시프트 레지스터에는 데이타율(data rate)의 2배의 속도를 가진 시프트 클럭으로 입력 데이타가 차례대로 입력된다. 이 시프트 레지스터에 입력된 데이타는, 가중회로에 의해 소정의 가중치 부가가 행해진다. 이 가중치 부가된 데이타는 가산회로에서 2의 보수로 2진 가산된다. 가산 결과는 한쪽의 극성측으로 기울어져, 주어진 워드길이가 유효하게 이용되지 않는다. 따라서, 이 가산회로에서는 주어진 워드길이를 최대한으로 활용하는 2진수의 정의를하여 연산을 한다. 이 연산결과는 상술하는 데서 정의한 2진수가 정의를 내린 가산 회로에서만이 유효하며, 다음 자리의 회로, 예컨개 D/A변환기에서는 사용할 수 없으므로 그 D/A변환기에서 정의하고 있는 2진수(자연 2진수 또는 2의 보수 2진수)로 2진수 변환회로에서 변환한다.
[실시예]
이하, 본 발명의 한 실시예를 제1도 내지 제10도에 따라서 상세히 설명한다.
제1도는 본 발명에 의한 파형정형장치의 회로구성의 한예를 도시한 것으로, 상기 도면에서, 도면부호 1은 시프트 레지스터, 도면부호 2는 시프트 레지스터(1)의 비트용량에 대응하여 소정수, 예컨대 여기서는 (21) 내지 (24)의 가중치 부가요소로 이루어지는 가중회로로서, 이 가중회로(2)는 시프트 레지스터(1)에서의 실질적으로 데이타 ＂1＂에 대해서 정,부 어떤것의 가중치 부가를 행한다.
도면부호 3은 가산회로로서, 여기서는 2의 보수로 2진 가산을 행함과 동시에 후술하는 바와 같이, 주어진 워드길이를 최대한으로 활용하는 2진수를 정의하여 연산을 한다. 도면부호 4는 2진수 변환회로로서, 가산회로(3)에서의 내용을 다음자리의 회로로 정의하고 있는 2진수에 맞추어야 할, 자연 2진수 또는 2의 보수 2진수로의 변환을 행한다. 또한, 도면부호 5는 입력 데이타가 공급되는 입력단자, 도면부호 6은 시프트 레지스터 자리이동용의 클럭이 공급되는 클럭단자, 도면부호 7은 출력단자이다. 또한, 클럭단자(6)에 공급되는 클럭은 입력단자(5)에 공급되는 입력데이타 보다 2배의 속도를 가진다.
이와같은 구성의 파형정형장치는, 예컨대 제2도에 도시하는 것과 같은 전송계에서 사용된다. 즉, 이 도면에 있어서, 도면부호 10은 정보원에서의 데이타가 공급되는 입력단자, 도면부호 11은 파형정형장치, 도면부호 12는 D/A변환기, 도면부호 13은 저역필터, 도면부호 14는 변조기, 도면부호 15와, 16은 대역필터, 도면부호 17은 검파기, 도면부호 19는 슬라이서, 도면부호 20은 출력단자다. 따라서, 입력단자(10)에서 대역필터(15)까지 송신측을 구성하고, 대역필터(16)에서 출력단자(20)까지 수신측을 구성하고, 송신측과 수신측은 전송로를 통해 서로 접속된다.
파형정형장치(11)는, 수신측에서 복조되어서 저역필터(18)의 출력측에서 얻어지는 베이스 밴드 신호가, 나이키스트의 제1기준을 만족시켜 부호간 간섭에 의한 부호착오를 최소한으로 하도록, 각부에 있어서 왜곡을 보정한다.
즉 파형정형을 하도록 작용한다. 물론 이 파형정형장치는(11)는 수신측에 설치되어도 좋다. 다음으로, 제1도의 회로에 있어서 가중치 부가 및 가산의 방법을 제3도를 참조하면서 설명한다.
이제, 입력단자(5)에서의 데이타가 제3a에 도시하는 바와 같이 시프터 레지스터(1)에 입력되면, 가중회로(2)에 있어서 가중치 부가가 행해진다. 가중치 부가요소(21) 내지 (24)에는 각각, 예컨대 1,2,-1,0의 가중치 부가계수가 설정되어 있고, 이 각각의 가중치 부가계수가 시프트 레지스터(1)의 각 비트와 곱해진다.
그 곱셈결과는 좌로부터 1,0,0,0로 되므로, 이것을 가산회로(3)에서 가산(2의 보수로 2진 가산)하면, 가산결과는 1로 된다. 다음 제2(제2)자리이동 클럭으로, 시프트 레지스터(1)의 내용은 제3b도와 같이 변환되고, 이것에 상술한 것과 같이 가중치 부가를 하면, 좌에서부터의 곱셈결과는 1,2,0,0으로 된다. 이것을 가산회로(3)로 가산하면, 가산결과는 3이 된다. 이하, 같은 방법으로 가중치 부가 및, 가산을 하면, 그 가산결과는 제3c도에서는 1, 제3d도에서는 -1, 제3e도에서는 0으로 된다. 이 결과, 가산회로(3)의 출력측에는 제3f도에 도시하는 것과 같은 출력신호가 얻어진다.
가중회로(2)의 각 요소(21) 내지 (24)로서는, 예컨대 제4도에 도시하는 것과 같은 회로구성이 사용된다. 즉 이 도면에 있어서, 가중치 부가계수의 비트수에 대응하고, 예컨대 3비트로 하면, 3개의 스위치(21a),(21b) 및 (21c)가 설치되어, 이들의 스위치(21a) 내지 (21c)의 각 일단은 공통접속되어서 접지되고, 각 타단은 각각 논리회로(22a),(22b) 및 (22c)의 각 일단에 접속됨과 동시에 저항기(23a),(23b) 및 (23c)를 거쳐서 정의 전원단자 +Vcc에 접속된다. 또한, 논리회로(22a) 내지 (22c)의 각 타단은 시프트 레지스터(1)측에 접속되고, 각 출력단은 각각 출력단자(24a),(24b) 및 (24c)에 접속된다. 그래서, 출력단자(24a) 내지 (24c)가 가산회로(3)측에 접속된다.
여기에서 가중치 부가요소(22)의경우를 생각하면, 그 가중치 처리계수는 2즉 2의 보수 2진수로 표현하면 ＂010＂이므로, 스위치(21a)와 (21c)가 온되고, 스위치(21b)가 오프된다. 따라서, 이것에 대응하여 논리회로(22a),(22b) 및 (22c)의 각 일단의 레벨은 각각 ＂0＂, ＂1＂ 및 ＂0＂으로 된다. 이 상태에서, 시프트 레지스터(1)에서 논리회로(22a),(22b) 및 (22c)의 각 타단에 ＂1＂의 레벨을 가진 데이타가 공급되면, 논리회로(22b)만이 게이트를 열고, 논리회로(22a) 및 (22c)는 게이트를 닫은 상태이다. 이 결과 출력단자(24a),(24b) 및 (24c)에는 ＂0＂, ＂1＂ 및 ＂0＂의 레벨을 가진 데이타, 즉 가중치부가계수 2가 첨부된 데이타가 얻어진다.
또한, 가중치부가요소(23)의 경우를 생각하면, 그 가중치부가계수는 -1 즉 2의 보수 2진수로 표시하면, ＂111＂이므로, 스위치(21a) 내지 (21c)가 모두 오프로된다. 따라서, 이것에 대응하여 논리적회로(22a),(22b) 및 (22c)의 각 일단의 레벨은 모두 ＂1＂, ＂1＂ 및 ＂1＂로 된다. 이런 상태에서, 시프트 레지스터(1)에서 논리회로(22a),(22b) 및 (22c)의 각 타단에 ＂1＂의 레벨을 가진 데이타가 공급되면 논리회로(22a) 내지 (22c)의 각 게이트가 모두 열리게 된다. 이 결과, 출력단자(24a),(24b) 및 (24c)에는 ＂1＂, ＂1＂ 및 ＂1＂의 레벨을 가진 데이타 즉 가중치 부가계수-1이 첨부된 데이타가 얻어진다.
즉, 가중치 부가회로(2)는, 입력데이타＂1＂에 대해서 정,부 어느 것의 가중치 부가된 데이타를 가산회로(3)로 보내게 된다.
가산회로(3)에서는, 2의 보수로 2진 가산을 행하고, 그 결과를 2진수 변환회로(4)측으로 보낸다.
그러면, 이와 같은 구성으로 문제로 되는 것이, 가산회로(3)에 있어서 다이나믹 영역의 유효이용을 곧 주어진 데이타 길이가 최대한으로 이용되고 있는가 어떤가 하는 것이다.
여기에서, 2의 보수 2진수는, 3비트의 경우, 제5도에 도시하는 바와 같이 정의되고, 0을 끼고 정측 3레벨, 부측 4레벨을 표현할 수가 있다.
그러나, 이와 같은 회로로 파형정형을 행하는 경우, 가산결과는 정측으로 기울어지고, 부측의 큰 레벨은 출현하지 아니하기 때문에, 주어진 워드길이를 유효하게 이용한 것으로는 되지 않는다. 즉, 워드길이가 제한이 없다고 가정한 때의 가산결과는, 예컨대 제6도에 도시하는 것과 같은 것으로 되어, 정측으로 크게 기울어진 것으로 된다.
따라서, 이와 같은 가산을 유한 워드길이의 제한 아래에서 정밀도를 좋게 하려면, 2의 보수 2진수와 같이 통상의 가산기로 가산이 행해지고, 더욱 정측에 다이나믹 영역의 넓은 2진수를 정의하고, 구성하는 일이 필요해 진다.
이 때문에, 통상의 2의 보수 2진수를 오프셋 시켜서 정의하면 된다.
예컨대, 제7도에 도시하는 바와 같이, (A)란의 통상의 2의 보수 2진수의 부측의 하위의 2개, 즉,＂101＂(-3)과 ＂100＂(-4)을 정측의 상위에 가져가서 ＂101＂(5), ＂100＂(4)와, (B)란에 도시하는 것과 같이 정측의 최대치와 부측의 최소치사이에서 2진수를 정의하면, 양자화 스텝이 가늘게 되어, 정밀도의 향상을 도모할 수가 있고, 가산은 통상의 2의 보수 2진수의 취급으로 행할 수가 있다.
가산결과의 정부의 기울어짐은, 로울오프율이나 등화하려는 왜곡특성에 의해 달라진다. 따라서, 2진수의 정의에 있어서, 먼저 워드길이 제한이 없는 것으로 하며 계산한 무게를 설정하고, 계산기에 의해 가산시뮬레이션을 행하여 기울어짐의 성질을 조사하고, 그후 주어진 워드길이의 능력을 최대한으로 발휘할 수 있도록 오프셋 레벨을 결정한다. 즉, 2진수를 정의한다. 그래서 정의한 2진수로 표현되는 무게를 결정한다. 또한, 여기서 정의한 2진수는, 이회로에서만이 유효하니까, 예컨대 D/A변환기(12)에 접속하는 경우는, 그전에 D/A변환기(12)에서 정의하고 있는 2진수로 변환할 필요가 있다. 이 변환을 행하는 것이 2진수 변환회로(4)이다.
예컨대, 상술한 제7도의 경우, 제8도에 도시하는 바와 같이 가산결과인 좌란에 표시하는 가산용 2진수(제7도의 (B)란에 해당)에 ＂010＂(2)를 가산하면 자연 2진수로 변환되고, 또한 ＂110＂(-2)을 가산하면 2의 보수 2진수로 변환된다. 즉, 제7도의 (B)란에서 정의한 2진수(2's 보수 2진수)와 제8도에 도시하는 자연 2진수를 비교하면, 정의한 2진수는 자연 2진수에서 보아 -2만큼 오프셋하고 있는 것과 같고, 따라서, 자연 2진수로의 변환에 있어서는 상술하는 바와 같이 +2 오프셋하여 제자리로 되돌려 주는 것이다. 또한, 제7도의 (A)란의 통상의 2의 보수 2진수에서 제7도의 (B)란의 2의 보수 2진수를 정의하면, +2만큼 오프셋하였으므로, 통상의 2의 보수로의 변환에 있어서 상술하는 바와 같이 -2 오프셋하여 제자리로 돌려주는 뜻이다.
즉, 다른 경우에 있어서도 동일하게 생각할 수가 있다. 예컨대 제7도에 있어서 (A)란의 통상의 2의 보수 2진수보다 (B)란의 2의 보수 2진수를 정의할 때에, (A)란의 ＂110＂(-2)를 B란의 ＂110＂(6)로 가져와서 정측의 최대치를 ＂110＂(6), 부측의 최소치를 ＂111＂(-1)로 한때의 자연 2진수 또는 2의 보수 2진수로의 변환은, 전자의 경우는 -1만큼 오프셋하고 있으므로 +1(＂001＂)오프셋하여 자연 2진수로 되돌려주고, 후자의 경우는 +3만큼 오프셋하고 있으므로 -3(＂101＂)오프셋하여 통상의 2의 보수 2진수로 되돌려주면 된다. 제9도는 이때의 변환표를 표시한 것이다.
제10도는 2진수 변환회로(4)의 한예를 도시한 것으로, 이 도면에 있어서, (4a),(4b) 및 (4c)는 가산회로(3)의 출력(3비트)이 공급되는 입력단자, (4d)는 가산기, (4e),(4f) 및 (4g)는 변환된 2진수가 얻어지는 출력단자다. 또한, 변환시에 가산되는 비트수에 대응하여 소정수, 예컨대 3개의 스위치(4h),(4i) 및 (4j)가 설치되고, 이들 스위치(4h) 내지 (4j)의 각 일단은 공통접속되어 접지되고, 그 각 다른 단은 가산기(4d)의 입력측에 접속됨과 동시에 각각 저항기(4k),(4l) 및 (4m)를 거쳐서 정의 전원단자 +Vcc에 접속된다.
예컨대 제8도에 도시한 바와 같은 변환을 행하는 경우, 자연 2진수로의 변환에 있어서는 스위치(4h)와 (4j)가 온,스위치(4i)가 오프되어서 ＂010＂의 레벨이 가산기(4d)에 공급되고, 입력단자(4a) 내지 (4c)에서의 3비트의 가산결과와 2진 가산된다. 또한, 통상의 2의 보수 2진수로 변환에 있어서는 스위치(4h)와 (4i)가 오프, 스위치(4j)가 온으로 되어서＂110＂의레벨이 가산기(4d)에 공급되어, 입력단자(4a) 내지 (4c)에서의 3비트의 가산결과가 가산된다.
또한, 제9도에 도시하는 바와 같은 변환을 행하는 경우, 자연 2진수로의 변환에 있어서는 스위치(4h)와(4i)가 온, 스위치(4j)가 오프되어서 ＂001＂의 레벨이 가산기(4d)에 공급되고, 입력단자(4a) 내지 (4c)에서의 3비트의 가산결과가 2진 가산된다. 또한, 통상의 2의 보수 2진수로 변환에 있어서는 스위치(4h)와 (4j)가 오프, 스위치(4i)가 온되어서 ＂101＂의 레벨이 가산기(4d)에 공급되고, 입력단자(4a) 내지(4c)에서의 3비트의 가산결과가 가산된다.
상술하는 바와 같이 본 발명에 의하면, 쌓여진 정보에 대해서, 주어진 워드길이를 최대한으로 활용하는 2진수를 정의하여 연산하고, 얻어진 결과를 자연 2진수 또는 2의 보수 2진수로 변환하도록 하였으므로, 주어진 워드길이를 최대한으로 이용하여 가산을 할 수 있게 되고, 다이나믹 영역이 최대한으로 유효하게 이용되므로, 계산의 정도가 대폭적으로 향상하여, 동등한 하드웨어 규모로서 최고의 정도가 실현된다.
또한, 계산에 가장 알맞는 2진수의 정의 및 그 정의에 의한 무게의 설정이 용이하게 이루어지기 때문에, 동일한 하드웨어에서 여러종류의 시스템에 대해서 가장 알맞는 파형정형이 간단하게 이루어지게 된다.

Claims (6)

  1. 클럭입력단자와, 데이타 입력단자 및, 복수의데이타 출력단자를 구비한 시프트 레지스터와, 상기 시프트 레지스터의 각각의 데이타 출력단자에 연결되는 입력단자들과, 출력단자들을 구비하고, 통상의 2진 보수 2진수로부터 소정범위내에서 오프셋된 2진 보수 2진수를 이용하는 복수의 가중회로와, 상기 가중회로들의 상기 출력단자들로부터 출력신호가 공급되어 합산출력을 발생시키는 가산기 수단 및, 상기 합산출력을 수신하여 이 합산출력을 자연 2진수 또는 2의 보수 2진수로 변화시키는 2진수 변환수단으로 이루어진 것을 특징으로 하는 파형 정형 장치.
  2. 제1항에 있어서, 상기 가중회로 각각이 수동적으로 프리셋 가능한 것을 특징으로 하는 파형 정형 장치.
  3. 제2항에 있어서, 상기 가중회로 각각이, 상기 시프트 레지스터의 상기 데이타 출력단자들 각각에 연결된 제1입력단자들과, 제2입력단자들 및 상기 가산기 수단의 입력부에 연결되는 출력단자들을 구비한 복수의 AND게이트 회로와; 상기 AND게이트 회로들 각각의 상기 제2입력 단자들과 기준점간에 연결된 복수의 온/오프 스위치 및; 상기 제2입력 단자들에 연결된 바이어스 전압원으로 구성된 것을 특징으로 하는 파형 정형 장치.
  4. 제2항에 있어서, 상기 2진수 변환수단에 연결되어 디지탈 신호에 응답하여 아날로그 신호를 발생시키는 D/A변환기를 더 포함하는 것을 특징으로 하는 파형 정형 장치.
  5. 제4항에 있어서, 상기 아날로그 신호가 방송파에서 진폭 변조되고, 이 진폭 변조된 신호가 전송선에 의해 전송되는 것을 특징으로 하는 파형 정형 장치.
  6. 제5항에 있어서, 상기 진폭 변조된 신호를 수신하는 수신수단과, 상기 진폭 변조된 신호를 검출하는 검출수단 및, 상기 검출수단에 연결되어 상기 아날로그 신호로부터 상기 디지탈 신호를 복조하는 슬라이서 수단을 더 포함하는 것을 특징으로 하는 파형 정형 장치.
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