KR930010095B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치 및 그 제조 방법
제 1 도는 본 발명의 방법에 의해 반도체 장치의 제조할때 한 시점에서의 실리콘 웨이퍼의 일부에 대한 평면도.
제 2a 도 내지 제 2d 도는 제 1 도의 라인 2-2을 따라 채택된 단면도로서, 상기 제 1 도와는 다른 제조시점에서 본 횡단면도.
제 3a 도 내지 제 3c 도는 제 1 도의 라인 3-3을 따라 채택된 단면도로서, 제조 시점에서 본 횡단면도.
제 4a 도 내지 제 4c 도는 제 1 도의 라인 4-4과 라인 4'-4'을 따라 채택된 단면도로서, 다른 제조 시점에서 본 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 저항기 12 : 폴리실리콘 라인
14 : 실리콘 기판 16, 32 : 산화물층
18 : 폴리실리콘층 29 : 질화실리콘층
22, 28 : 포토 레지스터 마스크 30 : 도핑영역
34 : 경도핑된 저항영역
본 발명은 반도체 장치의 제조 방법과 이 방법에 의해 제조된 반도체 장치에 관한 것이다.
집적회로의 공정에 있어서, 저항기는 다결정 실리콘층(폴리실리콘층, 혹은 폴리층)에 제조된다. 이러한 폴리저항기는 다결정 실리콘 기판상에 형성된 반도체, 특히 스태틱(static) RAM으로된 많은 회로에 이용된다. 폴리저항기는 보론과 같은 광도펀트만으로 기판위의 전체 폴리층을 도핑하고, 폴리도핑 마스크를 이용하여, 폴리실리콘층중 나머지 또는 다른 선택된 부분을 비소 또는 인과 같은 도펀트로써 더욱 강하게 도핑함으로써 형성될 수 있다. 그러나, 이러한 공정에서의 한가지 단점은 장치의 많은 영역에 보론을 주입하는 것이며 이 공정은 장치에 유용하지 않거나 유해하다는 점이다.
이러한 유용한 제조방법의 다른 단점은 하나 이상의 도핑 레벨로 폴리의 에칭율에 차를 두는 것이다. 분리된 단계에서, 마스킹 공정을 통해 저항성 영역과 소망의 도전성 영역을 도핑한 후, 후속의 마스크된 에칭(폴리층 한정마스크를 사용하는)은 설정패턴으로 상기 폴리층을 제거하여 소망의 폴리라인을 한정하고, 그중 일부는 저항기를 포함할 것이다. 그러나 단지 경도핑된 폴리영역은, 특히 건식 에칭에 이용될때, 폴리층중 강도핑된 영역보다 느린 비율로 에칭된다. 강도핑된 폴리층은 경도핑된 폴리층보다 훨씬 빨리 완전히 제거될 것이고, 폴리층의 전도영역 근방의 아래층 산화물이나 기판은 폴리층중 경도핑된 영역이 완전히 에칭되기전에 부분적 또는 전체적으로 소모될 것이다. 이 산화물이 소모된다면 장치는 실패하게 될 것이다. 또한, 좀더 조밀한 회로가 만들어질때, 아래층의 산화물층은 전체적으로 좀더 얇아져서 이러한 문제점을 악화시킨다.
공지의 제조공정에서, 저항기를 포함하는 폴리 라인이 도핑되어 한정된 후(두 마스크를 필요로 하는데, 그 하나는 폴리도핑 마스크이고 다른 하나는 폴리 한정 마스크이다), 기판이나 다른 영역에 일반적으로 주입하게 될 것이다. 이 공정에서는 로드(load) 주입 마스크(제3마스크)에 의해 저항기가 보호될 필요가 있다. 따라서, 종래 기술의 방법은 폴리실리콘 저항기를 갖춘 반도체 집적회로의 제조시 최소한 세개로 분리된 마스크를 이용해야 했다.
반도체의 제조원가는 제조공정에서 요구하는 분리된 단계수와 직접적으로 관련된다. 각각의 분리된 마스크는 이러한 원가를 증가시킨다. 더 나아가, 제조 공정에서 각각의 추가 마스크는 웨이퍼당 산출량을 감소시키며, 이것이 치명적으로 관련된 것이다.
본 발명의 목적은 저항기도 펀트를 폴리실리콘층의 다른 부분에 주입하지 않고서 저항기 소자를 폴리층에 형성될 수 있게 하는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명에 따르면, 제1절연층과 상기 제1절연층상의 폴리실리콘층을 갖춘 기판위에 반도체 장치를 제조하는 방법이 제공되며, 상기 제조공정은 상기 폴리실리콘층중 하나 이상의 선택된 영역에 불순물을 주입하고, 상기 각각의 선택된 영역위에 제2절연층을 형성하며, 상기 폴리실리콘층중 하나 이상의 영역에 불순물을 주입하는 것을 특징으로 한다.
한 실시예에서, 폴리층은 제1산화물층에 의해 기판에서 분리된다. 질화물과 같은 산화를 방지하는 물질의 얇은층이 폴리실리콘층 위에 놓인다. 이때 로드(load) 주입 마스크와 관련된 마스크가 이용되며, 질화물층은 저항기로 되는 폴리실리콘의 영역을 선택적으로 노출하도록 에칭된다. 설명해보자면, 역 톤(reverse tone) 로드 주입 마스크가 이용된다. 양호한 예로서, 노출된 폴리영역은 저항영역보다 넓다. 이러한 노출된 폴리영역은 경미하게 도핑되어(예를들면, 보론으로) 경미하게 도핑된 폴리영역을 형성하게 된다. 다른 폴리층 부분은 이와같이 경미하게 도핑되지는 않는다. 따라서, 저항기 도펀트는 폴리라인으로 되는 폴리층의 어떤 부분에도 주입되는 것을 방해받는다.
보호 커버링(covering)는 추가의 마스크를 사용하지 않고서 지정된 저항영역에 걸쳐 다음에 형성된다. 양호한 예로서, 이러한 공정은 완전히 경도핑된 폴리영역의 산화에 의해 간단히 실행한다. 질화물층이 비저항영역에 걸쳐 적소에 있을 경우, 산화는 경도핑된 영역위에서 성장될 것이다. 이 단계에서의 또 한가지 목적은 이와같이 경도핑된 영역에서 폴리층중 얼마간을 소모하는 것이다. 이러한 것은 경도핑된 영역에서 비산화 폴리층의 양이 상당히 정밀하게 알려지도록 제어되어 진다.
이때 질화물층이 제거되고 잔여의 폴리 실리콘층은 비소나 인과 같은 도펀트로써 강하게 도핑된다. 경도핑된 영역위에 앞서 성장된 산화물을 도핑 마스크로 작용한다. 얼마간의 폴리실리콘은, 종래의 노(furnace)도핑이 이용될 경우, 완전히 소모된다.
스태틱 RAM과 같은 소망의 최종 반도체 구조체에 따라서, 폴리라인은 저항기라 불릴 수 있는 경도핑된 영역을 갖춘 강도핑된 폴리라인을 남기기 위해 패턴에서 폴리실리콘층을 에칭함으로써 한정될 수 있다. 이 단계는 폴리층 한정 포토레지스트를 배치하고, 산화물 에칭(저항기의 상단을 제외한 모든 영역으로부터 산화물을 제거하기 위해)한 후 폴리에칭을 행하는 단계를 수반한다. 산화물 에칭의 폴리층에 대해 양호한 선택도를 구비해야 한다. 경도핑된 폴리 저항성 영역(저항기로 되는 폴리라인 영역 및 인접 영역을 포함하는)의 상단 부분의 이전의 산화로 인하여, 산화물 아래의 경도핑된 폴리층은 더욱 강도핑되는 폴리층의 상보적이고, 나머지의 부분보다 더욱 얇아지게 될 것이다. 강도핑된 폴리층은 경도핑된 폴리층보다 고속으로 에칭되고, 두껍고 강도핑된 영역에 비하여 경도핑될 폴리를 더 작게하기 때문에, 폴리층 한정 에칭 공정은 폴리층의 강도핑된 영역과 경도핑된 영역 모두에 대해 대략 동일한 시간에 종료된다. 이러한 현상은 기판을 덮고 있는 밑에 놓인 산화물층에 대한 손상을 피하게 해준다.
경도핑된 폴리영역에 대해 더 느린 에칭율은 이러한 영역에서의 폴리층의 두께를 감소시킴으로써 보상된다. 상기 형태에서, 일부가 저항기를 포함하는 폴리실리콘 라인은 한정된 폴리실리콘 라인간의 기판영역위에 놓인 산화물층을 손상함이 없이 한정될 수 있다.
이러한 스택틱 RAM과 같이, 제조되는 반도체 장치의 형태에 따라서, 공정이 계속될 것이다. 다른 얇은 산화물층은 폴리라인들간의 영역에서 밑에 놓인 기판에서 한정된 도핑영역위에서 성장될 수 있다. 폴리라인들간에, 소스 영역과 드레인 영역을 예로하는 도핑영역은 로드 주입 마스크로 작용하는 저항기상의 두꺼운 산화물층을 구비한 폴리라인 사이의 기판에 산화물층을 통하여 불순물을 주입함으로써 한정될 수 있다. 여분의 분리된 로드 주입 마스크는 필요치 않다.
본 발명의 몇가지 특성은 (가) 폴리층 위에 질화물층과 질화물 에칭층을 형성함과 아울러 결합된 역 톤 로드(reverse tone load) 주입 마스크를 이용하여 공정에서 초기에 저항 영역을 개방하고, (나) 전체 폴리층대신 폴리층중 저항 영영역만을 도핑하며, (다) 저항영역의 일부를 산화시킴으로써(그 다음에는 이러한 산화물을 제거함) 경도핑된 폴리층에 비해 강도핑된 폴리층의 에칭율의 차에 대해 보상하기 위하여 저항기로 되는 폴리층 영역을 얇게 하며, (라) 예를들면 도핑 마스크와 같은 저항영역위에 산화물을 이용하여, 분리된 마스킹 단계 없이 로드 주입 마스크를 형성하며, (마) 폴리 한정하기전에 저항영역상에 마스크를 형성하며, (바) 구조체에 분리 적용되어야 하는 마스크수를 감소시키는 단계를 포함하는 점이다. 후자의 특성에 따르면, 종래의 공정이 논의된 바와같이 3개의 마스킹 단계를 포함하는 반면 본 발명의 공정은 오직 2개의 마스킹 단계(역 톤 로드 주입 마스크 및 폴리층 한정 마스크)만을 포함하는데, 제3마스크는 분리된 마스킹 공정없이 공정중에 이루어진다.
본 발명의 한 실시예는 첨부된 도면을 참조하여 실시예를 통해 앞으로 설명될 것이다.
도면에서 유사 소자는 동일 참조번호로 표시된다. 도면은 실물과 동일한 비율의 크기가 아니며, 예를들면 제 3 도의 (38)과 같은 포토레지스트 마스크는 아래층의 폴리층 보다 실제로 더 두껍다(아래의 폴리층의 2배의 두께).
본 발명은 전체적으로 단결정 실리콘 기판상에 형성된 반도체 구조체에서 폴리저항기를 제조하기 위한 방법을 제공한다. 제 1 도는 저항기(10)을 포함하는 두개의 폴리실리콘 라인(12)을 갖춘 실리콘 웨이퍼를 포함하는 반도체 장치의 일부를 도시한다. 저항기(10)에 이용된 도펀트는 그 저항기내에 가두어져 있으며 폴리실리콘라인(12)의 전도도를 손상시키지 않으며 잔여부분에 주입되지도 않는다.
제 2a 도에 표시된 바와같이, 이러한 반도체 장치의 제조공정은 폴리실리콘층(18)으로부터 실리콘 기판을 분리시키는 얇은 산화물층(16)을 구비한 단결정 실리콘 기판(14)에서부터 착수될 수 있다. 산화물층(16)은 약 200Å의 두께를 구비하고, 폴리실리콘층(18)은 약 6000Å의 두께를 구비한다. 얇은 실리콘 질화물층(20)은 폴리실리콘층(18)위에 형성된다. 이러한 공정은 CVD 공정과 같은 표준 질화공정을 이용하여 실행될 수 있다. 질화실리콘층 두께는 약 500Å 내지 1000Å로 될 수 있다.
제 2b 도에 도시된 바와같이, 역 톤 로드 주입 마스크(22)는 질화층(20)위에 이용되어, 저항기(10)로 될 영역보다 크고 이 저항기(10)로 될 영역을 포함하는 영역(24)(제 1 도)을 노출시킨다. 역 톤(LIM)은 로드 주입 마스크의 기하학적 보상관계이다.
일단 마스크(22)가 적소에 배치되면 노출된 질화물(사각형(24)내에서)은 마스크(22)의 벽(26) 사이에서 에칭되어 제거된다. 그것은 폴리실리콘 층(18) 표면상의 영역(28)을 노출시킨다.
경미한 도펀트는 마스크(22)에 있는 개구를 통하여 영역(28)에 주입되어 제1도핑된 영역(22)을 형성한다. 이 도펀트는, 예를들면 1×1015/㎠에서 27KeV로 주입되는 보론일 수 있다. 이러한 정도의 에너지는 상당히 낮은 값이며, 따라서 보론을 폴리실리콘층(18)에 매우 깊이 들어가지는 않을 것이고, 예를들면, 바란다면 주입이 더 깊숙히 된다할지라도, 보론은 약 1500A으로 들어갈 것이다. 폴리실리콘층(18)내의 영역(30)은 제 1 도에 도시된 점선으로 사각형(24)에 의해 한정된 경계에 대응한다. 도핑 영역(30)에 주입된 도펀트는 사각형(24)내에 한정되고, 폴리실리콘층(18)의 잔여 부분에는 존재하지 않는다.
일단 도핑영역(30)이 폴리실리콘층(18)내에 초기에 형성되었다면 마스크(22)는 제거된다. 제2산화물층(32)은 예를들면 약 800℃ 내지 950℃에서 증기 공기속에서 성장된다. 질화층(20) 때문에, 산화물층(32)은 도핑영역(30)의 노출된 표면에만 성장된다. 산화물층(32)이 성장함에 따라, 도핑영역(30)에 포함된 도펀트는 폴리실리콘층(18)의 잔여 두께를 통하여 확산되어 폴리실리콘층(18)에 경도핑된 저항 영역(34)을 한정하게 된다. 산화물층(32)이 성장됨에 따라, 폴리실리콘층(18)이 소모되어, 경도핑된 저항영역(34)의 두께는 폴리실리콘층(18)의 잔여부분의 두께 보다 얕아진다.
제 1 도의 설명에 의해 경도핑된 저항영역(34)이 사각형(24)내에 있음은 명백할 것이다. 그 결과는 제 2c 도에 도시된 구조체로 나타난다. 일단 제2산화물층(32)이 예를들면 4900A과 같이 소망의 특정구격으로 성장되었다면 질화물층(20)은 제거된다.
폴리실리콘층(18)의 잔여부분은 비소나 인과 같은 불순물로 강도핑되어 폴리실리콘층(18)에 비교적 높은 강도핑된 전도성 영역(36)을 설정하게 된다. 이러한 것은 제 2d 도에 설명된다. 종래의 노(furnace) 도핑이 이용되면, 폴리실리콘층(18) 부분은 강도핑된 영역에서 소모된다. 정상적으로 소모된 폴리실리콘의 두께는 약 500Å이다. 이 점에 폴리실리콘층(18)은 강도핑된 전도성 영역(36)과 저전도도인 경도핑된 저항(저항성)영역(34)을 포함한다. 경도핑된 저항영역(34)을 규정하는데 이용된 도펀트는 아무것도 고전도도인 강도핑된 전도성 영역(36)에 나타나지 않는다. 더 나아가, 강도핑된 전도성 영역(36)은 폴리 도핑 마스크(PDM)의 이용없이 성취된다. 그대신 산화물층(32)이 성정되어 경도핑된 저항영역(34)을 차폐하는데 이용된다. 이 접합부에선, 반도체 구조체는 기판상에 얇은 산화물층(16)을 갖춘 기판(14)을 포함한다. 폴리실리콘층(18)은 웨이퍼의 전체 표면을 커버하며 산화물로 커버된 경도핑된 저항영역(34)과, 산화물로 커버되지 않은 강도핑된 전도성 영역(36)으로 분리된다. 이때 경도핑된 저항 영역(34)과 산화물층(32)은 사각형(24)으로 동일한 넓이를 갖는다.
제 2d 도에서, 본 발명의 중요장점을 지적될 수 있다. 특히, 폴리 도핑 마스크로서 제2산화물층(32)을 이용하면 강도핑된 전도성 영역(36)용으로 이용된 도펀트가 경도핑된 저항영역(34)을 형성하는데 이용된 도펀트와 혼합되는 것을 방지한다. 더 나아가, 더이상의 칩공정 동안 과하게 높은 온도가 방지되는 한, 강도핑된 전도성 영역(36)의 도펀트는 경도핑된 저항영역을 단락될 전도로 경도핑된 저항영역(34)으로 충분히 확산하지 못할것이다. 특정의 문제점은 미합중국 특허원 제449,984호와 유럽 특허원제 EP-A-0112097호에서 설명된 바와같은 브론다이오드나 "거의 상보된 다이오드"를 형성하는 보론 주입물을 이용함으로써 상당히 감소될 수 있다. 또한, 강도핑된 전도성 영역(36)을 도핑하는데 인이 아니라 비소가 이용된다면, 비소가 인의 경우보다도 더 느린 비율로 폴리실리콘으로 확산되므로 단락에 따른 문제점은 감소된다.
또한, 산화물층(32)이 경도핑된 저항영역(34)위에서 폴리실리콘층(18)으로 성장되므로 폴리실리콘층(18)의 일부는 산화물 성장 공정에서 소모될 것이며, 최종의 경도핑된 저항영역(34)강도핑된 전도성 영역(36)보다 더 두껍게 만들어질 수 있다. 이러한 사실을 제 1 도에서 설명된 소망의 폴리실리콘라인(12)사이에 있는 폴리실리콘층(18)의 상기부분을 에칭하는 것이 바람직할때 중요하다. 경도핑된 저항영역(34)이 강도핑된 전도성(36)보다 느린 비율로 에칭되므로 문제점이 나타난다. 이 문제점은 산화물층(32)의 폴리실리콘 소모성장을 통하여 경도핑된 저항영역에서 더 얇은 폴리실리콘층을 형성함으로써 해결된다. 제2산화물층(32)이 폴리실리콘층(18)으로 성장되는 두께는 경도핑된 저항영역(34)과 강도핑된 전도성 영역(36) 사이의 각각의 에칭율의 차에 의해 결정된다. 그것은 제2산화물층(32)을 제거하기 위해 사용된 부식제를 선택적으로 산화물-대-폴리실리콘과 폴리실리콘층의 각각의 영역에 사용된 특수한 도펀트에 따르는 수학적이거나 대수학적인 결정을 요구한다.
본 발명의 방법에서의 다음단계는 제 1 도에 표시된 바와같이 한정될 폴리실리콘 라인(12) 사이의 산화물과 폴리실리콘을 에칭하거나 제거하기 위한 공정단계를 포함한다. 이 공정은 서로 다른 시간에 제 1 도의 라인 3-3을 따라 취한 각각의 횡단면도인 제 3a 도 내지 제 3c 도에서 설명된다. 다음 단계에 대해 설명하는 제 3a 도에서, 폴리실리콘 한정 마스크(38)는 웨이퍼 표면상에 형성된다. 폴리실리콘 한정 마스크(38)는 제 3a 도에서 횡단면도로 도해된 바와같이 제 1 도의 폴리라인(12) 연부를 따라 연장된다. 폴리실리콘 한정 마스크(38)는 형성될 회로와 폴리라인의 대응 기하학에 따라서 실제로 어떤 기하학적 형태라도 포함된다.
제 3a 도는 산화물층(32)과 함께 경도핑된 저항영역(34)과 강도핑된 전도성 영역(36)도 포함한다. 폴리실리콘 한정 마스크(38)에 의해 마스크되지 않고 따라서 에칭되어야 하는 폴리실리콘과 산화물 부분이 있다. 이것은 제1산화물과 폴리실리콘이 에칭되는 2단계 에칭 처리를 통해 이루어진다. 산화물은 플라즈마 에칭될 수 있고, CHF3(프레온 23이라 칭함)와 C2H6(프레인 116이라 칭함)의 혼합물같은 비등방성 건식 에치를 이용하여 약 7 : 1의 산화물 대 폴리실리콘 전도도를 구비하여야 한다.
따라서, 폴리실리콘 한정 마스크(38)에 의해 마스크되지 않는 산화물층(32) 부분은 경도핑된 저항영역(34)의 일부를 노출하도록 에칭될 것이다. 이 산화물 에칭은 폴리실리콘 한정 마스크(38)에 의해 커버되지 않는 사각형(24)(제 1 도)에서 폴리실리콘 부분은 노출시킬 것이고, 산화물로 커버된 저항영역과 다른 폴리실리콘 영역을 노출상태로 남겨둔다. 마스크 되지 않은 강도핑된 전도성 영역(36)이 이 시간동안 에칭될 것이다. 산화물 선택 부식제가 이용되는 시간주기는 부식제가 산화물을 에칭하는 비율과 제거될 제2산화물층(32)의 두께에 의해 결정된다.
일단 산화물 에칭단계가 완성되면 웨이퍼는 제 3b 도에 일반적으로 도시된 바와같이 나타날 것이다. 산화물층(32)중 소망의 부분이 폴리실리콘 한정 마스크(38)에 의해 한정된 폴리실리콘 라인 사이에서부터 제거될때 다음 단계는 폴리실리콘 한정 마스크(38)에 의해 마스크되지 않은 폴리실리콘 한정 마스크(38)의 불필요한 부분을 에칭하는 것이다. 이러한 처리는 노출된 폴리실리콘을 산화물보다 큰 비율로 에칭하는 염소와 같은 폴리실리콘 선택 부식제를 이용함으로써 실행된다. 이 공정 단계에서, 소망의 폴리실리콘 라인(12)사이에 배치되어 있고 폴리실리콘 한정 마스크(38)에 의해 마스킹 되지 않는 경도핑된 저항영역(34)부분과 강도핑된 전도성 영역(36) 부분은 제거될 것이다. 상기된 바와같이, 경도핑된 저항영역(34)과 강도핑된 전도성 영역(36)에서 폴리실리콘의 두께를 다르게하면, 경도핑된 저항영역(34)과 강도핑된 전도성 영역(36)이 도핑정도의 차로 인해 서로다른 비유로 에칭된다 할지라도 이러한 두 영역에서의 폴리실리콘이 거의 동일한 시간 주기후에 완전히 제거될 수 있도록 허용된다. 그결과, 아래층의 산화물층(16)에 대한 손상이 최소화된다. 최종의 구조체는 제 1 도의 라인 3-3을 따라 취해진 횡단면도인 제 3c 도에서 설명한다.
그다음, 폴리실리콘 한정 마스크(38)는 제거되고, 제 1 도에 도해된 바와같이 한정된 폴리실리콘 라인(12)을 남긴다. 제 3c 도에 도시된 바와같이, 이러한 폴리실리콘 라인은 산화물층(22)의 두께로 커버되는 경도핑된 저항영역(34)(이후부터 저항기(10)이라 칭함)을 포함한다.
각각 저항기(10)를 구비한 폴리실리콘 라인(12)을 형성한 후 반도체가 더 처리될 수 있다. 한정된 폴리실리콘 라인은 제 1 도의 라인 4'-4'을 따라 취해진 제 4a 도의 횡단면도에서 도시된다. 길이형 횡단면은 제 1 도의 라인 4-4을 따라 취해진 제 4b 도에서 도시된다. 제 4b 도는 강도핑된 전도성 영역(36), 저항기(10)(저항영역(34), 및 산화물층(32)에 대해 도해한다. 동일한 소자는 제 4a 도의 횡단면도에서 도시된다.
제조 공정은 최소한 각 저항기(10)의 노출된 측벽상에 추가의 산화물층의 형성을 포함할 수도 있다. 이러한 공정은 도펀트가 후속 처리기간동안 들어가는 것을 방지할 것이다. 산화물층은 웨이퍼의 전체 노출 표면위에 성장되거나 증착되면, 이러한 산화물층(40)은 제 1 도의 라인 4'-4'을 따라 채택된 횡단면도인 제 4c 도에 도시된다. 미합중국 특허원 제588,000호의 공정이 이용될 수 있고, 그 주된 문제는 본 명세서에 합체된다.
상기 공정은 폴리실리콘 기판상에 형성된 폴리실리콘 라인 주변의 소스 및 드레인 주입물의 형성을 위한 기본공정과 비교될 것이다. 표준공정은 폴리실리콘의 설정부분을 강도핑하는 폴리 도핑 마스크와, 폴리실리콘 라인을 한정하는 폴리실리콘 한정 마스크를 이용한다. 다른 로드 주입 마스크(LIM)는 소스 및 드레인 주입물로부터 로드영역(저항기)을 보호하는 것을 필요로 한다.
대조적으로, 상기의 공정은 도펀트를 저항 소자 영역에 주입하는 공정의 초기 단계동안 역(reverse)로드 주입 마스크를 이용한다. 산화물층(32)은 특히 잔여의 폴리 도핑 공정동안 다른 주입물로부터 저항기를 보호한다. 폴리실리콘 한정 마스크는 폴리실리콘 라인(12)을 한정하는데 이용되면, 그 다음 폴리실리콘 라인(12)상의 산화물 성장은 다른 로드 주입 마스크를 필요로 하지 않고서 주입 공정동안 소스 및 드레인 주입물로부터 저항기(10)(저항영역(34))를 보호한다.
폴리실리콘 라인(12)위의 산화물은 주입 에너지 레벨에서 소스 및 드레인 도펀트의 침투를 방지하게에 충분한 정도의 두께로 형성된다. 실시예로서, 소스 및 드레인은 5×1015/㎠에서 180KeV로 비소로 주입된다. 이러한 1회 주입량이 이 에너지 레벨에서 이용될때 비소는 산화물층으로 약 1600Å만 침투할 것이다. 따라서, 제2산화물층(32)에 의해 형성된 차폐 4900Å의 두께는 이러한 영역위에 로드 주입 마스크를 필요로 하지 않고서 경도핑된 저항영역(34)이 더욱 도핑되는 것을 방지한다.
본 발명의 공정에서 한정된 서로 다른 층의 규격은 실제로 커다란 범위에 걸쳐 변할 수 있다. 일반적으로, 산화물층(16)이나 질화물층(20)과 같은 어떤 특정층의 두께는 공정을 성공적으로 이용하는데 결정적인 요소는 아니다. 이러한 분야의 기술자에게는 한정될 반도체 구조체에 대한 소망의 특성에 의해 특정규격이 전반적으로 지정된다는 점은 명백할 것이다.
이러한 전반적인 관찰에 대한 예외로는 산화물층의 두께와, 경도핑된 저항영역(34)의 두께와 폴리실리콘층(18)의 강도핑된 전도성 영역(36)의 두께의 차이다. 이러한 규격은 산화물 부식제의 선택도와, 경도핑된 저항영역(34)에 대한 에칭율과 폴리실리콘층(18)의 강도핑된 전도성 영역(36)에 대한 에칭율의 차에 의해 결정된다. 또한, 반도체 구조체에 대한 소망의 특성에 대해 고려해 볼 수 있다.
경도핑된 저항영역(34), 강도핑된 전도성 영역(36) 및 산화물 층(32)의 두께에 대한 실측은 이용된 도펀트의 형태에 따라 변할 것이다. 이러한 영역에 이용되는 도펀트와 각 영역의 도핑정도는 각각의 에칭율을 결정한다. 폴리실리콘 위의 산화물층에 대한 산화물 부식제의 선택도와 관련하여 채택된 에칭율 사이의 차는 산화물층(32), 경도핑된 저항영역(34) 및 강도핑된 전도성 영역(36)의 두께를 결정할 것이다.
전형적으로, 이러한 것은 실험결정사항일 것이다. 실시예로서, 폴리실리콘층(18)은 약 6000Å의 두께로 초기에 형성된다. 제1의 소량처리 단계후, 웨이퍼의 구조는 제 2d 도에 도시된 바와같다. 산화물층(32)의 두께는 약 4900Å이며, 경도핑된 저항영역(34)의 두께는 약 3800Å이다. 이와 대조적으로, 강도핑된 전도성영역(36)의 두께는 약 5500Å이다. 이러한 두께는 경도핑된 저항영역(34)이 27KeV, 1×1015/㎠에서 보론으로 주입되고 강도핑된 전도성 영역(36)이 약 1010/㎠에서 거의 포화에 가까운 농도로 비소로 도핑될때 적합하고 만족스러운 것이다. 또한, 폴리실리콘 한정 단계에서 산화물층(32)의 마스크되지 않은 부분을 제거하는데 이용되는 부식제는 CHF3와 C2F6와 같은 건식 부식제가 좋으며, 산화물대 폴리실리콘이 약 7:1의 선택도를 갖는다. 이러한 규격, 도핑레벨, 도펀트, 그리고 선택도는 본 공정에 이용하기에 만족할 만한 것이며, 구조체에 대한 다른 소망의 양상에 부동하게 영향을 미치지 않고서 폴리라인 한정 단계동안 폴리실리콘층의 마스크되지 않은 부분인 보론 및 비소 도핑 영역을 제거하도록 허용할 것이다.
각 층에 대한 실제 규격과 두께의 계산이 실험적으로 결정된다 할지라도 여러 인자 사이의 관계를 일반화할 수 있다. 다음 식은 더 얇은 폴리실리콘층을 형성하기 위해 경도핑된 저항영역(34)에 산화물층(32)이 성장되는 두께를 결정하는데, 상기 저항영역은 후속 산화물 부식제가 100% 산화물 선택도를 가질때
y=x(1-γ1/γ2)(1)
이고, 여기서 y는 폴리실리콘층(18)에 형성되는 산화물층(32)의 두께이고, X는 강도핑된 전도성 영역(36)에서의 폴리실리콘층(18)의 두께이며, γ1은 저항영역(34)에서의 경도핑된 폴리실리콘에 대한 에칭율이며, γ2는 강도핑된 전도성 영역(36)에서의 강도핑된 폴리실리콘에 대한 에칭율이다.
산화물층(32)의 전체 두께는 각각 1000Å의 성장된 산화물의 경우 450Å의 폴리실리콘이 소모되는 대충의 전환은 이용해서 계산될 것이다. 따라서 전체 두께가 X0인 산화물층(32)은 대략 다음식을 표시된다.
Figure kpo00001
따라서, 폴리실리콘층에 대한 소망의 도펀트와 두께가 선택되고, 다른 모든 두께도 계산될 것이다.
실제의 작동에서, 산화물 부식제에 대한 선택도는 100%가 안되며, 따라서 이러한 점이 고려되어야 한다. 부식제의 선택도는 예를들면 산화물과 같은 선택된 물질에 대한 에칭율과, 폴리실리콘과 같은 선택되지 않은 물질에 대한 에칭율과의 비로서 쉽게 한정될 것이다. 전형적인 산화물 부식제는 7 : 1의 선택도를 갖는다.
충분한 정도의 선택적 산화물 부식제를 이용하여, 강도핑된 전도성 영역(36)에서 얼마간의 폴리실리콘이 산화물에칭기간동안 제거된다하더라도 전도 영역과 저항영역이 동시에 완전히 제거되도록 하기 위하여 강도핑된 전도성 영역(36)이 경도핑된 저항영역(34)보다 충분히 두꺼운 것이 바람직하다. 에칭시간이 경도핑된 저항영역(34)위의 산화물층(32)을 제거하는 데 필요한 시간과 대응하고 에칭이 이에따라 결정되므로 무시할 만한 양의 폴리실리콘이 경도핑된 저항영역(34)에서부터 제거될 것이다. 산화물 부식제의 선택도는 이러한 특성에 더욱 기여한다.
양호한 예로서, 산화물을 에칭하기 전에, 웨이퍼의 구조체는 제 2d 도에 도시된 바와같이 도핑처리로 인해 500Å 손실된 후 산화물층(32)이 4900Å, 경도핑된 저항영역(34)이 3500Å, 그리고 강도핑된 전도성 영역(36)이 5500A인 것으로 나타난다. 따라서, 7 : 1의 선택도를 갖는 CHF3와 같은 산화물 부식제의 경우, 제 3b 도에 도시된 바와같이 웨이퍼는 산화물 에칭후에 나타날 것이며, 여기서 모든 마스크 되지 않는 산화물층(32)은 제거되어, 경도핑된 저항영역(34) 부분을 노출시키게 된다. 또한, 약 700Å의 폴리실리콘의 강도핑된 전도성 영역(36)이 마스크되지 않은 영역에서 제거된다. 따라서, 약 4800Å의 강도핑된 폴리실리콘과 3800Å의 경도핑된 폴리실리콘이 남아서, 폴리실리콘의 에칭기간동안 마스크되지 않은 부분에서 제거된다. 이러한 규격은 경도핑된 저항영역(34)이 상기 주어진 농도의 보론으로 도핑되고 강도핑된 전도성 영역(36)이 상기 주어진 농도의 비로소 도핑될 때와, 강도핑된 폴리실리콘대 경도핀된 폴리실리콘의 에칭율의 비가 약 3:1 일때 적합하다.
좀더 일반적으로, 이러한 여러요소에 대한 상호관계는 다음식과 같다.
y=X[1-(γ1/γ2)(1-1/S1)]-δ
여기서, y, x, γ1및 γ2는 식(1)에 대해 한정되며, δ는 도핑공정 자체에 의해 강도핑된 저항영역에서 소모된 폴리실리콘의 두께이고 S1은 산화물 부식제의 선택도, 즉, 산화물 에칭율대 강도핑된 폴리실리콘 에칭율의 비이다. 그리고,
y=x-z-δ (4)
이며, 여기서 z는 경도핑 저항영역(34)에서 폴리실리콘(38)의 두께이다.
마찬가지로, 식(2)의 관계가 타당하다. 따라서, 규정될 규격은 폴리실리콘층(18)의 전체 두께와 소망의 도펀트에 따라서 결정된다.
공정단계에서, 여러 반도체층은 허용할 수 있는 다수의 종래의 처리로 도핑될 수 있다. 예를들면 보론은 종래의 주입공정으로 영역(30)내의 폴리실리콘층(18)에 주입될 수 있다. 산화물층(12)은 800℃ 내지 900℃의 증기속에 성장될 수 있고, 다른 종래의 방식으로 성장될 수도 있다.
강도핑된 전도성영역(36)에서의 폴리실리콘층(18)의 강도핑은 노(furnace)도핑, 주입, 스핀-온 글래스(spin-on glass), 혹은 다른 방법을 통하여 이루어질 수 있다. 예를들면, 공정을 용이하게 하기 위하여 예비증착기계가 이용될 수 있을 것이고, 도펀트는 최종 회로에 대한 소망의 특성에 따라서 비소나 인과 같은 모든 허용할 수 있는 도펀트일 것이다. 이 단계에서, 산화물층(32)은 위에서 설명된 바와같이 마스크로서 작동한다.
소스 및 드레인 주입과 같은 추가도핑은 최종회로에 대한 소망의 특성에 따라서 종래의 방식으로 이루어질 수 있다. 마찬가지로, 도핑정도는 유산화게 변할 것이다.
본 발명에 대한 양호한 실시예는 위에서 설명된다. 물론 변형이나 수정이 이루어질 수 있다. 예를들면, 폴리실리콘층(18)에 직접적으로 실리콘질화층(20)을 형성하기 보다는 매우 얇은 산화물층이 우선 형성되어 질화물로부터 폴리실리콘층을 최소한 부분적으로 보호할 것이다.
본 발명의 방법은 폴리실리콘층의 다른 영역의 전도도에 부당하게 영향을 미치지 않고서 폴리실리콘에 저항기가 형성될 수 있게 한다. 또한, 폴리실리콘층의 경도핑 영역과 강도핑 영역은 아래의 산화물층이나 기판이 부당하게 영향을 받는 일이없이 에칭기간동안 일정하게 제거된다. 또한, 본 발명의 방법은 감소된 수효의 분산된 마스크 단계를 이용하여 반도체 장치를 제조하기 위하여 제공되는 것이다.

Claims (19)

  1. 제1절연층(16)과 상기 제1절연층(16)위에 놓인 폴리실리콘층(18)을 갖는 기판상의 반도체 장치의 제조 방법에 있어서, 마스킹층(22)을 사용해서 저항적으로 되는 상기 폴리실리콘층(18)에서 하나이상의 선택된 영역을 한정시키는 단계와, 각각의 선택된 영역(28)이 상기 영역(28)을 저항적으로 되도록 제1불순물 레벨로 도핑되는데, 상기 폴리실리콘층(18)중 상기 하나 이상의 선택된 영역(28)으로 불순물을 주입하는 단계와, 각각의 선택된 영역(28)에서의 폴리실리콘층(18) 두께가 감소되도록 제2절연층(32)이 폴리실리콘층(18)중 각각의 선택된 영역(28)을 부분적으로 산화시킴으로써 만들어지는데, 각각의 선택된 영역(28)위에 제2절연층(32)을 만드는 단계와, 상기 폴리실리콘층(18)중 제2절연층(32)에 의해 커버(cover)되지 않는 상기 폴리실리콘층(18)의 하나이상의 추가영역으로 불순물을 주입하고, 상기 제1불순물 레벨의 레벨보다 큰 제2불순물 레벨에 상기 폴리실리콘층(18)의 각각의 다른 영역을 도핑하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제 1 항에 있어서, 상기 제2절연층(32)이 상기 폴리실리콘층(18)의 각각의 선택된 영역(28)에서 두께 y로 성장되는 산화물층을 성장시킴으로써 형성시켜 각각의 선택된 영역(28)에서 폴리실리콘층(18)을 얇게하고, 여기서 y는 다음식 y=x(1-γ1/γ2)에 의해 결정되며, 여기서 y는 각각의 선택된 영역(28)에서 상기 폴리실리콘층(18)에 형성되는 산화물층의 두께이고, x는 폴리실리콘층의 추가 영역의 두께이며, γ1은 상기 제1불순물 레벨을 갖는 폴리실리콘의 에칭율이며, γ2는 상기 제2불순물 레벨을 갖는 폴리실리콘의 에칭율인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서, 상기 제2절연체(32)는 상기 폴리실리콘층(18)의 각각의 선택된 영역(28)에 산화물층을 성장시켜서 각각의 선택된 영역(28)에서 상기 폴리실리콘층(18)을 얇게 하고, 상기 반도체 장치 제조방법은 상기 기판(14)상에서의 다수의 폴리실리콘 라인을 한정하기 위하여 상기 폴리실리콘층(18)과 상기 산화물층을 선택적으로 에칭하는 단계를 또한 포함하며, 상기 에칭은 상기 부식제가 폴리실리콘을 에칭하는 비율보다 높은 비율로 산화물을 에칭하는 부식제에 의해 완성되며, 상기 산화물층은 두께 y로 성장되는데, 여기서 y는 다음식
    Figure kpo00002
    로 결정되며, 여기서, y는 각각의 선택된 영역(28)에서 상기 폴리실리콘(18)층으로 형성되는 산화물층의 두께이고, x는 상기 제2불순물 레벨을 갖는 상기 폴리실리콘층의 두께이며, z는 각각의 선택된 영역에서 더 얇은 폴리실리콘의 두께이며, γ1은 제1불순물 레벨을 갖는 폴리실리콘의 에칭율이며, γ2는 제2불순물 레벨을 갖는 폴리실리콘의 에칭율이며, S1은 상기 부식제에 의한 폴리실리콘의 에칭율대 상기 부식제에 의한 산화물의 에칭율의 비율이며, △는 도핑 공정에 의해서 제2불순물 레벨을 갖는 상기 폴리실리콘층(18)에서 소모되는 폴리실리콘의 두께인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 또는 3 항에 있어서, 상기 불순물이 주입된 후 마스크되어 노출된 영역의 패턴을 한정하기 위하여 폴리실리콘 한정 마스크(38)에 의해 상기 폴리실리콘층(18)과 상기 제2절연층(32)을 마스크하며, 실제로 손상되지 않고 부분적으로 노출된 제1절연층 위에 하나이상의 폴리실리콘 라인을 한정하기 위하여 상기 노출영역을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 에칭단계는 하나이상의 폴리실리콘 라인을 한정하기 위해 상기 제2절연층의 노출된 영역을 선택적으로 에칭하고, 폴리실리키콘층(18)의 노출된 영역(28)을 선택적으로 에칭하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 5 항에 있어서, 상기 제2절연층(32)의 노출 영역을 선택적으로 에칭하는 단계는 상기 부식제가 폴리실리콘(18)을 에칭하는 비율보다 높은 비율로 상기 절연체(32)를 에칭하는 부식제로서 상기 제2절연층(32)의 마스크되지 않은 영역을 에칭하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1 또는 4 항에 있어서, 상기 폴리실리콘층(18)상에 질화물층(20)을 형성하고, 하나이상의 영역을 노출시키기 위해 상기 질화물층(20)을 마스킹하고, 상기 폴리실리콘층(18)의 각각의 선택된 영역(28)을 노출시키기 위하여 상기 질화물(20)에 최소한 하나의 개구를 한정하도록 상기 질화물(20)의 노출된 영역을 에칭하며, 상기 질화물층(20)에서 상기 개구를 통하여 상기 폴리실리콘층(18)의 각각의 선택된 영역(28)을 도핑함으로써 불순물이 상기 폴리실리콘층(18)의 상기 하나이상의 선택된 영역에 주입되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서, 상기 질화물층(20)은 역 톤(reverse tone)주입 마스크에 의해 마스크되는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제 7 항에 있어서, 상기 제2절연층(32)은 상기 질화물층(20)에서 상기 개구에 의해 노출된 상기 폴리실리콘층(18)의 각각의 선택된 영역상에 산화물을 성장시킴으로써 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제 9 항에 있어서, 상기 제2절연층(32)이 형성된 후 상기 폴리실리콘층(18)으로부터 상기 질화물층(20)을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 10 항에 있어서, 불순물은 상기 질화물층(20)이 제거된 후 노출된 폴리실리콘층을 도핑함으로써 상기 폴리실리콘층(18)의 하나이상의 다른 영역에 주입되며, 상기 제2절연층(32)은 폴리실리콘층(18)의 각각의 선택된 영역(28)에 대한 추가의 도핑에 대해서 마스크로서 작동하는 것을 특징으로 하는 본도체 장치 제조 방법.
  12. 제 1 또는 4 항에 있어서, 불순물은 상기 제2절연층(32)이 폴리실리콘 도핑 마스크로서 작동하도록 상기 제2절연층(32)이 형성된 후 상기 폴리실리콘층의 하나이상의 추가의 영역에 주입되며, 상기 불순물은 상기 제2절연층(32)에 의해 노출된 폴리실리콘층(18)의 전체영역을 도핑함으로써 주입되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제 1 또는 4 항에 있어서, 상기 기판(14)은 단결정 실리콘 기판이고, 상기 제1절연층을 형성하기 위해 상기 기판상에 제1산화물층을 형성하고, 상기 제1산화물층상에 상기 폴리실리콘층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 1 또는 4 항에 있어서, 상기 불순물이 상기 폴리실리콘층(18)의 상기 하나이상의 추가영역에 주입된 후 최소한 하나의 폴리실리콘 라인이 폴리실리콘 한정 마스크(38)를 이용하여 한정되며, 마스크로서 작용하는 각각의 폴리실리콘 라인을 갖춘 구조체에 불순물을 주입하는 단계를 또한 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 1 또는 4 항에 따른 방법에 의해 제조되는 반도체 장치로써, 기판(14)과, 상기 기판(14)위의 제1절연층(16)과, 상기 제1절연층(16)위의 폴리실리콘층(18)과, 제1불순물 레벨로 도핑된 상기 폴리실리콘층(16)의 하나이상의 선택된 영역(28)과, 제2불순물 레벨로 도핑된 상기 폴리실리콘층(18)의 하나이상의 추가영역과, 상기 폴리실리콘층(18)의 각각의 선택된 영역(28)위의 제2절연층(32)을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 소스, 드레인, 및 폴리실리콘 저항기를 갖는 반도체 장치의 제조 방법으로서, 폴리실리콘 저항기는 폴리실리콘("폴리")층(18)을 갖는 기판(14)위에 제조되고, 상기 폴리실리콘 저항기 제조는 저항기용 불순물로써 폴리실리콘층(14)을 도핑시키는 단계와, 전도성 및 폴리실리콘 한정을 위해 폴리실리콘층(14)을 도핑시키는 단계를 구비하는 반도체 장치의 제조 방법에 있어서, a) 폴리실리콘층(18)위의 커버링(covering)(20)을 형성하는 단계와, b) 밑에 있는 폴리실리콘층(18)을 노출시키기 위해 커버링(20)에서 개구(openings)를 제공하는 단계와, c) 폴리실리콘층의 노출된 영역(28)으로 불순물을 들어가게 하는 단계와, d) 폴리실리콘층의 노출된 영역(28)위의 보호 마스크(32)를 형성시키는 단계와, e) 보호 마스크(32)를 사용하는 폴리실리콘의 추가 영역으로 불순물을 들어가게 하여 폴리실리콘을 한정시키는 것을 포함하는 결과적인 구조를 또한 공정시키는 단계를 구비하는 것을 특징으로 하는 방법에 의해 제조되는 반도체 장치 제조 방법.
  17. 제 16 항에 있어서, 상기 방법은 기판(14)위에 설치된 폴리실리콘층(18) 위에서 수행되는데, a) 상기 기판(14)위에 제1절연층(1b)을 위치는 단계와, b) 상기 제1절연층(16)위에 폴리실리콘층(18)을 위치시키는 단계와, c) 폴리실리콘층(18)의 지정된 저항기 영역(28)으로 불순물을 주입하는 것과 연결지어 역 톤(reverse tone)부하 주입 마스크(22)를 사용하는 단계와, d) 적어도 지정된 저항기 영역(28)위에 산화물층(32)을 형성시키는 단계와, e) 상기 산화물층(32)에 의해 커버되지 않는 폴리실리콘층 영역으로 불순물을 주입하는 단계와, f) 폴리실리콘층을 한정시키는 폴리실리콘 라인을 한정시키기 위해 폴리실리콘 한정 마스크(38)를 사용하는 단계와, 상기 산화물층이 또한 상기 소스 및 드레인 불순물의 주입동안 마스크로서 역할하는데, 소스 및 드레인 불순물을 주입시키는 단계를 구비하는 것을 특징으로 하는 방법에 의해 제조되는 반도체 장치 제조 방법.
  18. 제 17 항에 있어서, 단계(D)는 단지 설정된 두께만을 갖는 지정된 저항기 영역(28)에서 폴리실리콘층(18)을 남기기 위하여 폴리실리콘층(18)의 노출된 영역상에 산화물층(32)을 성장시키는 단계를 포함하고, 상기 설정된 두께는 단계(C)에서 도핑된 폴리실리콘층(18)의 에칭이 단계(e)에서 도핑된 폴리실리콘의 에칭을 위한 시간량과 대략 동일한 시간을 필요로 하도록 하는데, 단계(f)는 폴리실리콘층(18)의 선택된 영역을 에칭시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 17 항에 있어서, 단계(f) 후와 단계(g)전에 폴리실리콘상에 추가의 산화물을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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