Claims (5)
반도체 기판(10)위에 소자분리를 위한 필드 산화막(20)이 형성된 상태에서 게이트 산화막(32), 게이트 폴리층(30), MOS 트랜지스터의 소오스/드레인 영역(6), MOS 트랜지스터와 워드라인 형성부분의 전면에 걸쳐 층간 절연막(40)을 형성하고 그 위에 커패시터를 형성하는 반도체 기억장치의 형성방법에 있어서, 상기 층간 절연막(40)에 접속창(12)을 형성하여 기판(10)을 노출시키는 단계, 접촉창(12) 형성후 폴리실리콘을 증착하고 소정의 패턴을 형성하여 제1축적 전극층(50)을 형성하는 단계, 그 결과적 구조의 전면에 걸쳐 제1유전체막(60)을 형성하는 단계와, 상기 제1유전체막(60)위에 플레이트 전극을 정의하기 위한 폴리실리콘을 증착하고 그 위에 제2유전체막(62) 및 제2축적 전극을 정의하기 위한 폴리실리콘을 계속해서 증착하는 단계와, 소정의 마스크 패턴으로 상기 폴리실리콘 및 제1 및 제2유전체막(60) (62)을 식각하여 제2축적 전극층(52) 및 플레이트 전극층(70)을 형성함과 아울러 제1축적 전극층(50) 양쪽 윗면에 접촉부(5)를 형성하는 단계와, 그 결과적 구조위에 산화층(80)을 형성한 후 에치벡하여 상기제2축적 전극층(52) 및 플레이트 전극층(70)의 측벽에 소정폭의 스페이서(82)를 형성하는 단계와, 그 결과적 구조 위에 폴리실리콘을 증착하여 상기 제2축적 전극층(52)과 제1축적 전극층(50)의 접촉부(5)가 전기적으로 연결되게 형성하는 단계로 이루어지는 반도체 기억장치의 제조방법.The gate oxide layer 32, the gate poly layer 30, the source / drain regions 6 of the MOS transistor, the MOS transistor and the word line forming part in the state in which the field oxide film 20 for device isolation is formed on the semiconductor substrate 10. A method of forming a semiconductor memory device in which an interlayer insulating film 40 is formed over an entire surface of a semiconductor device, and a capacitor is formed thereon, wherein the connecting window 12 is formed in the interlayer insulating film 40 to expose the substrate 10. Forming a first pattern electrode layer 50 by depositing polysilicon and forming a predetermined pattern after forming the contact window 12, and forming a first dielectric layer 60 over the entire surface of the resulting structure; Depositing polysilicon for defining a plate electrode on the first dielectric film 60 and subsequently depositing polysilicon for defining a second dielectric film 62 and a second storage electrode thereon; With mask pattern of The polysilicon and the first and second dielectric layers 60 and 62 are etched to form a second storage electrode layer 52 and a plate electrode layer 70, and contacts on both sides of the first storage electrode layer 50. 5) forming an oxide layer 80 on the resulting structure and then etching it to form spacers 82 having a predetermined width on the sidewalls of the second storage electrode layer 52 and the plate electrode layer 70. And depositing polysilicon on the resulting structure so that the contact portion (5) of the second storage electrode layer (52) and the first storage electrode layer (50) are electrically connected.
제1항에 있어서, 상기 제1유전체막(60) 및 제2유전체막(62)은 산화층, 질화층, 산화층의 3층 구조로 형성됨을 특징으로 하는 반도체 기억장치의 제조방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein said first dielectric film (60) and said second dielectric film (62) are formed in a three-layer structure of an oxide layer, a nitride layer, and an oxide layer.
제1항에 있어서, 스페이서(82)는 고온 열산화층(HTO)임을 특징으로 하는 반도체 기억장치의 제조방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the spacer (82) is a high temperature thermal oxidation layer (HTO).
제1항에 있어서, 제1, 제2 및 제3축적 전극층(50) (52) (90)은 불순물 주입된 폴리실리콘이거나 또는 순수 폴리실리콘인 것을 특징으로 하는 반도체 기억장치의 제조방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the first, second and third accumulation electrode layers (50, 52, 90) are impurity-injected polysilicon or pure polysilicon.
커패시터를 갖는 반도체 기억장치에 있어서, 유전체를 매개하여 플레이트 전극층(70)의 상부 및 하부에 형성되는 제1 및 제2축적 전극층(50) (52)과, 상기 플레이트 전극층(70) 및 제2축적 전극층(52)의 측벽에 형성되어 상기 제1 및 제2축적 전극층(50) (52)과 상기 플레이트 전극층(70)과를 전기적으로 절연시키는 스페이스(82)와, 상기 제2축적 전극층952) 및 스페이스(82)를 덮개 형성되어 상기 제1 및 제2축적 전극층을 전기적으로 연결하는 제3축적 전극층(90)으로 구성되어 상부와 하부전극사이의 유전체의 점유 면적을 증가시키므로써 커패시터 용량을 증가시키도록 형성됨을 특징으로 하는 반도체 기억장치.In a semiconductor memory device having a capacitor, first and second accumulation electrode layers 50 and 52 formed on the upper and lower portions of the plate electrode layer 70 via a dielectric, and the plate electrode layer 70 and the second accumulation. A space 82 formed on a sidewall of the electrode layer 52 to electrically insulate the first and second storage electrode layers 50 and 52 from the plate electrode layer 70, the second storage electrode layer 952, and A capacitor 82 is formed by covering the space 82 and having a third storage electrode layer 90 electrically connecting the first and second storage electrode layers to increase the occupation area of the dielectric between the upper and lower electrodes. And a semiconductor memory device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.