KR930008942B1 - Noise transfer protected circuit in clock reoccured - Google Patents

Noise transfer protected circuit in clock reoccured

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문정환
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Abstract

The circuit provents the transfer of the abnormal oscillating clock to the inner logic. The circuit includes the noise transfer prevention section (33) for connecting the source of the P-MOS transistors (21,24,27,28) and the drain of the N-MOS transistors (14) to the voltage (Vcc) to ground the source of the N-MOS transistors (23,26,32) and the drain of the P-MOS transistor (20) and a terminal of the capacitors (15,18) and connect the node (5) of the oscillating section (34) to the gate of the N-MOS transistors (14,17,30) and the P-MOS transistor (27), and connect the drain of P-MOS and N-MOS transistors (27,28),(30) to the input terminal of the function block (13).

Description

클락재생시 발생노이즈 전달 방지회로Noise transfer prevention circuit during clock regeneration

제 1 도는 종래의 클락 발생회로도.1 is a conventional clock generation circuit diagram.

제 2 도는 종래 회로에 따른 동작파형도.2 is an operating waveform diagram according to a conventional circuit.

제 3 도는 본 발명에 따른 클락재생시 발생노이즈 전달 방지 회로도.3 is a circuit diagram of noise generation prevention during clock regeneration according to the present invention.

제 4 도는 본 발명 회로에 따른 동작파형도.4 is an operational waveform diagram according to the circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

2, 4, 15, 18 : 캐패시터 3 : 크리스탈 발진기2, 4, 15, 18: Capacitor 3: Crystal Oscillator

12 : 저항 6, 7, 20, 21, 24, 27, 28 : 피모스트랜지스터12: resistance 6, 7, 20, 21, 24, 27, 28: PMOS transistor

8, 10, 14, 17, 23, 26, 30, 32 : 엔모스트랜지스터8, 10, 14, 17, 23, 26, 30, 32: NMOS transistor

13 : 내부로직 펑션블락 33 : 노이즈 전달 방지부13: internal logic function block 33: noise transmission prevention unit

34 : 발진부34: oscillation unit

본 발명은 발진클락의 전달 제어에 관한 것으로 특히, 클락 발진시 노이즈 발생 또는 적정 레벨 이하이면 내부로직에 이상 발진클락의 전달을 방지하는 클락재생시 발생노이즈 전달 방지회로에 관한 것이다.The present invention relates to the transmission control of the oscillation clock, and more particularly, to a noise generation circuit during clock regeneration that prevents the transmission of the abnormal oscillation clock to the internal logic if the noise is generated at the clock oscillation or below the appropriate level.

제 1 도는 종래 클락 발생 회로도로서 이에 도시된 바와같이, 노드(11)의 제어신호에 따라 발진부(34)의 출력이 노드(5)를 통해 내부로직 펑션블락(13)에 출력하게 구성된 것으로, 상기 발진부(34)는 크리스탈 발진기(3)의 양측에 캐패시터(2,4)를 각기 접속하여 그 크리스탈 발진기(3)와 캐패시터(2)의 접속점(노드 1)을 피모스트랜지스터(6)와 엔모스트랜지스터(8)의 게이트에 공통 접속하고 피모스트랜지스터(7)의 게이트와 드레인이 상기 트랜지스터(8)의 소스에 접속된 엔모스트랜지스터(10)의 게이트는 노드(11)에 공통 접속하며 상기 피모스트랜지스터(6)(7)와 엔모스트랜지스터(8)의 드레인을 공통 접속함과 아울러 상기 크리스탈 발진기(3)와 캐패시터(4)의 접속점에 공통 접속하여 그 접속점(노드 5)을 내부로직 펑션블락(13)의 입력단에 접속하고 상기 노드(1)(5)사이에 궤환 저항(12)을 연결하여 구성된 것으로, 상기 피모스트랜지스터(6)(7) 및 엔모스트랜지스터(8)(10)는 낸드게이트를 구성하게 된다.FIG. 1 is a conventional clock generation circuit diagram. As shown therein, the output of the oscillator 34 is configured to output to the internal logic function block 13 through the node 5 according to the control signal of the node 11. The oscillator 34 connects the capacitors 2 and 4 to both sides of the crystal oscillator 3, respectively, and connects the connection point (node 1) of the crystal oscillator 3 and the capacitor 2 to the PMOS transistor 6 and the NMOS. A gate of the nMOS transistor 10 having a common connection to the gate of the transistor 8 and a gate and a drain of the PMOS transistor 7 connected to a source of the transistor 8 is commonly connected to the node 11 and the P A common connection is made between the drains of the MOS transistors 6 and 7 and the NMOS transistor 8, and a common connection to the connection points of the crystal oscillator 3 and the capacitor 4 to connect the connection points (node 5) to the internal logic function. Connected to the input of block 13 and said nodes 1 and 5 In that configured by connecting the feedback resistor 12, and the PMOS transistor 6, 7 and the NMOS transistor (8) (10) constitutes a NAND gate.

이와같은 종래 회로의 동작과정을 제 2 도를 참조하여 설명하면 다음과 같다.The operation of the conventional circuit will be described with reference to FIG. 2 as follows.

노드(11)의 저전위신호가 발진부(34)에 인가되면 피모스트랜지스터(7)는 턴온되고 엔모스트랜지스터(10)는 턴오프되어 전압(Vcc)이 상기 피모스트랜지스터(7)를 통해 노드(5)에 인가됨으로 발진부(34)는 클락 발진 정지상태가 된다.When the low potential signal of the node 11 is applied to the oscillator 34, the PMOS transistor 7 is turned on and the NMOS transistor 10 is turned off so that the voltage Vcc is applied to the node through the PMOS transistor 7. Applied to (5), the oscillation portion 34 is in a clock oscillation stop state.

이때, 노드(11)에 제 2a 도와 같이 고전위신호가 인가되면 발진부(34)는 피모스트랜지스터(7)가 턴오프되고 엔모스트랜지스터(10)가 턴온되어 노드(5)와 엔모스트랜지스터(8)(10)의 접속점인 노드(9)의 전하를 방전시킬 수 있게 되며 크리스탈 발진기(3)는 발진을 수행하게 된다.At this time, when the high potential signal is applied to the node 11 as shown in FIG. 2A, the oscillator 34 turns off the PMOS transistor 7 and the NMOS transistor 10 is turned on so that the node 5 and the ENMOS transistor ( 8) It is possible to discharge the charge of the node 9, the connection point of the (10) and the crystal oscillator 3 is to perform the oscillation.

이에 따라, 발진부(34)가 정상적인 클락 발진을 하여 제 2b 도와 같은 발진클락이 내부로직 펑션블락(13)에 전달되어진다.Accordingly, the oscillation unit 34 performs the normal clock oscillation, and the oscillation clock such as 2b degree is transmitted to the internal logic function block 13.

그러나, 이와같은 종래 회로는 노드(11)가 저전위에서 고전위로 변화하여 발진부(34)에서 클락 발진이 되는 순간에 순간적으로 노이즈가 발생되므로 이 비상적인 발진클락에 의해 오동작이 유발되는 문제점이 있었다.However, such a conventional circuit has a problem in that a malfunction is caused by this emergency oscillation clock because noise is instantaneously generated at the moment when the node 11 changes from a low potential to a high potential and becomes a clock oscillation in the oscillator 34.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 발진클락을 감지하여 노이즈에 의해 클락폭이 짧거나 적정레벨이 아니면 노이즈가 발생된 클락의 전달을 방지하는 클락 재생시 발생노이즈 전달 방지회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve the above problems, the present invention has been devised to prevent the generation of noise transmission when a clock is generated to detect the oscillation clock and prevent the transmission of a clock in which noise is generated if the clock width is short or not at an appropriate level. This will be described in detail with reference to the accompanying drawings.

제 3 도는 본 발명에 따른 회로도로서, 이에 도시한 바와같이, 발진부(34)의 출력인 노드(5)와 내부로직 펑션블락(13)의 입력단 사이에 엔모스트랜지스터(14,17,23,26,30,32)와 피모스트랜지스터(20,21,24,27,28) 및 캐패시터(15,18)로 구성하여 상기 발진부(24)의 출력을 감지함에 따라 발진클락의 전달을 제어하는 노이즈 전달방지부(33)를 접속하여 구성한 것으로, 상기 발진부(34)는 제 1 도 종래 회로와 동일하게 구성한다.3 is a circuit diagram according to the present invention, and as shown therein, between the node 5, which is the output of the oscillator 34, and the input terminal of the internal logic function block 13, the MOS transistors 14, 17, 23, 26 are shown. , 30, 32, PIM transistors (20, 21, 24, 27, 28) and capacitors (15, 18) configured to sense the output of the oscillator (24) to transfer the noise to control the transmission of the oscillation clock The prevention part 33 is connected and comprised, The said oscillation part 34 is comprised similarly to FIG. 1 conventional circuit.

상기 노이즈 전달 방지부(33)는 발진부(34)의 출력인 노드(5)를 엔모스트랜지스터(14,17,30)와 피모스트랜지스터(27)의 게이트에 공통 접속하고 전원(Vcc)에 드레인이 접속된 상기 엔모스트랜지스터(14)의 소스에 상기 엔모스트랜지스터(17)의 드레인을 접속하여 그 접속점(노드 16)을 캐패시터(15)를 통해 접지하며 상기 엔모스트랜지스터(17)의 소소를 피모스트랜지스터(21)와 엔모스트랜지스터(23)의 게이트에 접속하여 그 접속점(노드 19)을 캐패시터(18)와 게이트에 노드(11)가 접속된 피모스트랜지스터(20)를 통해 접지하고 상기 피모스트랜지스터(21)와 엔모스트랜지스터(23)의 드레인을 공통 접속함과 아울러 그 접속점(노드 22)을 피모스트랜지스터(24)와 엔모스트랜지스터(26)의 게이트에 공통 접속하며 그 피모스트랜지스터(24)와 엔모스트랜지스터(26)의 드레인은 공통 접속하여 그 접속점(노드 25)을 피모스트랜지스터(28)와 엔모스트랜지스터(32)의 게이트에 공통 접속하고 상기 피모스트랜지스터(27)(28)의 드레인은 상기 엔모스트랜지스터(32)를 통해 접지되는 엔모스트랜지스터(30)의 드레인에 공통 접속하여 그 접속점(노드 29)이 내부로직 펑션블락(13)에 접속되게 구성한 것으로, 상기 피모스트랜지스터와 엔모스트랜지스터(21,23)(24,26)는 각기 인버터를 구성하고 상기 피모스트랜지스터(27,28)와 엔모스트랜지스터(30,32)는 낸드게이트를 구성하게 된다.The noise transmission preventing unit 33 commonly connects the node 5, which is the output of the oscillation unit 34, to the gates of the NMOS transistors 14, 17, 30 and the PMOS transistor 27, and drains them to the power supply Vcc. The drain of the MOS transistor 17 is connected to the source of the connected MOS transistor 14, the connection point (node 16) is grounded through the capacitor 15, and the source of the MOS transistor 17 is grounded. The connection point (node 19) is connected to the gates of the PMOS transistor 21 and the NMOS transistor 23 and the ground is connected through the PMOS transistor 20 in which the node 11 is connected to the capacitor 18 and the gate. The drain of the PMOS transistor 21 and the NMOS transistor 23 is connected in common, and the connection point (node 22) is commonly connected to the gates of the PMOS transistor 24 and the NMOS transistor 26, and the PMOS is connected. The drains of the transistor 24 and the enMOS transistor 26 are The connection point (node 25) is connected in common to the gates of the PMOS transistor 28 and the NMOS transistor 32, and the drains of the PMOS transistors 27 and 28 are connected to the NMOS transistor 32. The connection point (node 29) is connected to the internal logic function block 13 by common connection to the drain of the nMOS transistor 30 grounded through the PMOS transistor and the NMOS transistors 21 and 23 (24). And 26 constitute inverters, and the PMOS transistors 27 and 28 and the NMOS transistors 30 and 32 constitute NAND gates.

이와같이 구성한 본 발명의 동작 및 작용효과를 제 4 도의 동작파형도를 참조하여 상세히 설명하면 다음과 같다.The operation and effect of the present invention configured as described above will be described in detail with reference to the operation waveform diagram of FIG. 4.

노드(11)에 저전위가 인가되면 발진부(34)는 피모스트랜지스터(7)가 턴온되어 노드(5)가 고전위가 됨으로 발진정지상태가 되고 노이즈 전달 방지부(33)는 피모스트랜지스터(20)가 턴온되어 노드(19)가 저전위를 유지하게 됨으로 인버터인 피모스트랜지스터와 엔모스트랜지스터(21,23)(24,26)을 통한 저전위에 의해 피모스트랜지스터(28)가 턴온되어 내부로직 펑션블락(13)에 노드(29)의 고전위가 입력된다.When the low potential is applied to the node 11, the oscillator 34 is turned on because the PMOS transistor 7 is turned on and the node 5 becomes a high potential, and the noise transmission prevention unit 33 is a PMOS transistor ( 20 is turned on so that the node 19 maintains the low potential, and thus the PMOS transistor 28 is turned on by the low potential through the PMOS transistors and the NMOS transistors 21, 23, 24, and 26, which are inverters. The high potential of the node 29 is input to the logic function block 13.

한편, 노드(11)에 제 4a 도에 도시한 바와같이 고전위가 인가되면 발진부(34)는 피모스트랜지스터(7)가 턴오프되어 발진을 시작하며 노이즈 전달 방지부(33)는 피모스트랜지스터(20)가 턴오프되는데 노드(19)가 저전위상태임으로 피모스트랜지스터(28)가 턴온상태를 유지하여 상기 발진부(34)의 발진클락은 내부로직 펑션블락(13)에 전달되지 않는다.On the other hand, when a high potential is applied to the node 11 as shown in FIG. 4A, the oscillator 34 starts oscillation by turning off the PMOS transistor 7 and the noise transmission prevention unit 33 performs the PMOS transistor. When the node 20 is turned off because the node 19 is in a low potential state, the oscillation clock of the oscillation unit 34 is not transmitted to the internal logic function block 13.

이때, 제 4b 도와 같은 발진부(34)의 출력에 의해 노드(5)가 문턱전압(VTN)을 넘어서게 되며 엔모스트랜지스터(14)(17)가 턴온되어 캐패시터(15)에 전하가 충전되기 시작하여 노드(16)는 노드(5)의 전압레벨만큼 서서히 증가하기 시작한다.At this time, the node 5 exceeds the threshold voltage V TN by the output of the oscillator 34 as shown in FIG. Thus, node 16 begins to gradually increase by the voltage level of node 5.

그리고, 일정시간이 경과하여 캐패시터(15)가 충전 완료되면 그 충전전위는 엔모스트랜지스터(17)를 통해 캐패시터(18)에 충전되기 시작하여 제 4c 도에서와 같이 노드(19)의 전압 역시 서서히 증가하기 시작한다. 여기서 노드(16) 및 노드(19)의 전압이 증가하는 속도는 노드(5)의 발진상태와 관계가 있는데 노드(5)의 '하이'상태를 유지시켜 주는 폭이 너무 짧거나(즉, 노이즈상태), 전압레벨이 충분히 '하이' 상태가 아닐 경우에는 캐패시터(15,18)에 전하가 충전되는 시간은 길어지게 된다. 이에따라 노드(19)의 전압이 서서히 증가하여 소정레벨 이상이 되면 엔모스트랜지스터(23)가 턴온됨과 아울러 피모스트랜지스터(21)가 턴오프되어 노드(22)는 저전위상태가 되고 이 노드(22)의 저전위신호는 피모스트랜지스터(24)를 턴온시킴과 아울러 엔모스트랜지스터(26)를 턴오프시킴으로 노드(25)는 제 4d 도와 같이 고전위상태가 된다. 이때, 노드(25)의 고전위에 의해 피모스트랜지스터(28)는 턴오프되고 엔모스트랜지스터(32)는 턴온됨으로 피모스트랜지스터(27,28)와 엔모스트랜지스터(30,32)로 구성된 낸드게이트가 동작하게 된다.When the capacitor 15 is fully charged after a certain time, the charging potential starts to be charged to the capacitor 18 through the NMOS transistor 17. As shown in FIG. 4C, the voltage of the node 19 also gradually decreases. Begins to increase. Here, the rate at which the voltage of the nodes 16 and 19 increases is related to the oscillation state of the node 5, which is too short (i.e. noise) to maintain the 'high' state of the node 5. State), when the voltage level is not sufficiently high, the time for charging the capacitors 15 and 18 becomes long. As a result, when the voltage of the node 19 gradually increases and reaches a predetermined level or more, the NMOS transistor 23 is turned on and the PMOS transistor 21 is turned off, so that the node 22 is in a low potential state and the node 22 is turned off. The low-potential signal of) turns on the PMOS transistor 24 and turns off the MOS transistor 26 so that the node 25 becomes a high potential state as shown in the 4d diagram. At this time, since the PMOS transistor 28 is turned off by the high potential of the node 25 and the NMOS transistor 32 is turned on, the NAND gate composed of the PMOS transistors 27 and 28 and the NMOS transistors 30 and 32. Will be activated.

따라서, 발진부(34)의 출력에 의해 피모스트랜지스터(27) 및 엔모스트랜지스터(30)가 교대로 턴온되어 노드(29)의 레벨이 변함에 따라 내부로직 펑션블락(13)에 제 4e 도와 같은 발진클락이 입력된다.Accordingly, as the PMOS transistor 27 and the NMOS transistor 30 are alternately turned on by the output of the oscillator 34, the level of the node 29 changes, so that the internal logic function block 13 has the same level as the 4e diagram. The oscillation clock is input.

상기에서 상세히 설명한 바와같이 본 발명은 클락발진 순간에 노이즈가 생성되거나 또는 충분한 전압레벨에 도달되지 않은 상태의 비정상적인 발진클락을 감지하면 내부로직으로의 전달을 방지함으로 오동작 발생요인을 제거하여 동작의 신뢰성을 향상시키는 효과가 있다.As described in detail above, the present invention prevents transfer to the internal logic when noise is generated at the time of clock oscillation or when abnormal oscillation clock is not reached at a sufficient voltage level, thereby eliminating the cause of malfunction, thereby reducing reliability. Has the effect of improving.

Claims (2)

발진부(34)의 출력클락을 내부로직 펑션블락(13)에 인가하는 회로에 있어서, 상기 발진부(34)의 발진클락을 감지하여 노이즈 또는 적정 레벨 이하의 비정상 발진클락을 검출하면 이 클락이 상기 내부로직 펑션블락(13)에 입력되지 않게 차단하는 노이즈 전달 방지부(33)를 포함하여 구성함을 특징으로 하는 클락재생시 발생노이즈 전달 방지회로.In a circuit that applies the output clock of the oscillator 34 to the internal logic function block 13, when the oscillation clock of the oscillator 34 is detected to detect noise or an abnormal oscillation clock below an appropriate level, the clock is the internal clock. And a noise transmission preventing unit (33) which blocks the input to the logic function block (13). 제 1 항에 있어서, 노이즈 전달 방지부(33)는 피모스트랜지스터(21,24,27,28)의 소스 및 엔모스트랜지스터(14)의 드레인에 전압(Vcc)을 접속하고 엔모스트랜지스터(23,26,32)의 소스와 피모스트랜지스터(20)의 드레인 및 캐패시터(15,18)의 일측을 접지하며 발진부(34)의 출력인 노드(5)를 엔모스트랜지스터(14,17,30)와 피모스트랜지스터(27)의 게이트에 접속하고, 상기 엔모스트랜지스터(14)(17)의 접속점에 캐패시터(15)의 타측을 접속하며 상기 엔모스트랜지스터(17)의 소스에 상기 캐패시터(18)의 타측 및 게이트에 노드(11)가 접속된 피모스트랜지스터(20)의 소스를 접속하여 그 접속점이 게이트에 공통 접속된 피모스트랜지스터(21) 및 엔모스트랜지스터(23)의 드레인을 피모스트랜지스터(24) 및 엔모스트랜지스터(26)의 게이트에 공통 접속하고 그 피모스트랜지스터(24) 및 엔모스트랜지스터(26)의 드레인은 드레인이 상기 엔모스트랜지스터(30)의 소스에 접속된 엔모스트랜지스터(32)의 게이트와 피모스트랜지스터(28)의 게이트에 공통 접속하며 상기 피모스트랜지스터(27,28) 및 엔모스트랜지스터(30)의 드레인을 내부로직 펑션블락(13)의 입력단에 접속하여 구성함을 특징으로 하는 클락재생시 발생노이즈 전달 방지회로.The noise transmission preventing unit 33 connects the voltage Vcc to the source of the PMOS transistors 21, 24, 27, 28 and the drain of the NMOS transistor 14, and the NMOS transistor 23. A node 5, which is an output of the oscillation unit 34, is grounded at the source of, 26, 32, the drain of the PMOS transistor 20, and one side of the capacitors 15, 18, and the enMOS transistor 14, 17, 30. And the gate of the PMOS transistor 27, the other side of the capacitor 15 to the connection point of the NMOS transistor 14, 17, and the capacitor 18 to the source of the ENMOS transistor 17. Connect the source of the PMOS transistor 20 having the node 11 connected to the other side and the gate of the PMOS transistor 21 and the drain of the PMOS transistor 21 and the NMOS transistor 23 whose connection points are commonly connected to the gate. A common connection to the gate of the 24 and the MOS transistor 26, and the PMOS transistor 24 and The drain of the MOS transistor 26 is commonly connected to the gate of the NMOS transistor 32 and the gate of the PMOS transistor 28 having a drain connected to the source of the NMOS transistor 30. 28) and a circuit for preventing noise generation during clock regeneration, wherein the drain of the NMOS transistor 30 is connected to the input terminal of the internal logic function block 13.
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