KR940005874Y1 - Mos output undershoot protecting circuit - Google Patents
Mos output undershoot protecting circuit Download PDFInfo
- Publication number
- KR940005874Y1 KR940005874Y1 KR2019910019349U KR910019349U KR940005874Y1 KR 940005874 Y1 KR940005874 Y1 KR 940005874Y1 KR 2019910019349 U KR2019910019349 U KR 2019910019349U KR 910019349 U KR910019349 U KR 910019349U KR 940005874 Y1 KR940005874 Y1 KR 940005874Y1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- pmos transistor
- signal
- output terminal
- mos output
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
Abstract
내용 없음.No content.
Description
제1도는 일반적인 모스출력 회로도.1 is a general MOS output circuit diagram.
제2도는 제1도의 특성곡선도.2 is a characteristic curve diagram of FIG.
제3도는 본 고안의 모스출력 언더슈트 방지회로도.3 is a MOS output undershoot prevention circuit of the present invention.
제4도는 제3도의 특성 곡선도.4 is a characteristic curve of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
MN11∼MN12 : 엔모스트랜지슨터 C1 : 콘덴서MN11 to MN12: NMOS transistor C1: Capacitor
MP11∼MP12 : 피모스트랜지스터 ZD1 : 제너다이오드MP11 to MP12: PMOS transistor ZD1: Zener diode
본 고안은 모스트랜지스터 출력 언더슈트 방지회로에 관한 것으로, 특히 언더슈트(Undershoot)에 의한 특성 저하를 출력단자에 연결한 논리회로에 의해 개선할 수 있게 한 언더슈트 방지회로에 관한 것이다.The present invention relates to a MOS transistor output undershoot prevention circuit, and more particularly, to an undershoot prevention circuit that enables a reduction in characteristics caused by undershoot by a logic circuit connected to an output terminal.
제1도는 일반적은 모스출력 회로도로서, 이에 도시한 바와 같이, 입력단자 (A,B)의 신호를 인가받은 낸드게이트(NAND)의 출력단자에 피모스 트랜지스터(MP11)의 게이트가 접속되고, 상기 입력단자(A)의 신호가 인버터(I)를 통해 노아게이트 (NOR)의 일측 입력단자에 인가되고, 상기 노아게이트(NOR)의 타측 입력단자에는 상기 입력단자(B)의 신호가 인가되며, 그의 출력단자에는 상기 피모스 트랜지스터 (MP11)와 공통 드레인 접속된 엔모스 트랜지스터(MN11)의 게이트가 접속되고, 상기 엔모스 트랜지스터(MN11)와 피모스 트랜지스터(MP11)의 접속점에 출력단자(C)가 접속되어 구성된 것으로 동작과정은 다음과 같다.FIG. 1 is a general MOS output circuit diagram. As shown in FIG. 1, the gate of the PMOS transistor MP11 is connected to the output terminal of the NAND gate to which the signals of the input terminals A and B are applied. The signal of the input terminal A is applied to one input terminal of the noah gate NOR through the inverter I, the signal of the input terminal B is applied to the other input terminal of the noah gate NOR, A gate of the NMOS transistor MN11 connected to the PMOS transistor MP11 and a common drain is connected to the output terminal thereof, and an output terminal C is connected to the connection point of the NMOS transistor MN11 and the PMOS transistor MP11. Is connected and configured. The operation process is as follows.
입력단자(A)에 저전위 신호가 입력되면 낸드게이트(NAND)의 출력단자에는 입력단자(B)의 신호에 관계없이 항상 고전위신호가 출력되어 피모스트랜지스터(MP11)는 오프되고, 그 입력단자(A)의 저전위 신호는 인버터(I)에서 고전위신호로 반전되므로 노아게이트(NOR)에서 입력단자(B)의 신호에 관계없이 저전위신호가 출력되어 엔모스 트랜지스터(MN11)가 오프되고, 이에따라 출력단자(C)는 높은 출력 임피던스 상태가 된다.When the low potential signal is input to the input terminal A, the high potential signal is always output to the output terminal of the NAND gate NAND regardless of the signal of the input terminal B, so that the PMOS transistor MP11 is turned off. Since the low potential signal of the terminal A is inverted to a high potential signal at the inverter I, the low potential signal is output from the noah gate NOR regardless of the signal of the input terminal B, so that the NMOS transistor MN11 is turned off. As a result, the output terminal C is in a high output impedance state.
한편 입력단자(A)에 고전위 신호를 입력하고 입력단자(B)에는 저전위 신호를 인가하면 낸드게이트(NAND)의 출력단자에는 고전위 신호가 출력되어 피모스 트랜지스터(MP11)는 오프상태가 되고, 입력단자(A)의 고전위 신호가 인버터(I)를 통하여 저전위 신호로 노아게이트(NOR1)의 일측 입력단자에 입력되고 타측 입력단자에도 저전위 신호가 입력되어 노아게이트(NOR)의 출력단자에는 고전위 신호가 출력되어 엔모스 트랜지스터(MN11)를 도통시켜 출력단자(C)에 저전위 신호가 출력된다. 또한 입력단자(A),(B)에 모두 고전위 신호를 입력하면 낸드게이트(NAND)의 출력단자에는 저전위 신호가 출력되고 노아게이트(NOR)의 두 입력단자에는 입력단자(B)의 고전위 신호와 인버터(I)를 통한 저전위 신호가 입력되어 출력단자에는 저전위 신호가 출력되어 피모스 트랜지스터(MP11)는 도통되고, 엔모스 트랜지스터(MN11)는 오프되어 출력단자(C)에 고전위 신호가 출력된다.On the other hand, when a high potential signal is input to the input terminal A and a low potential signal is applied to the input terminal B, a high potential signal is output to the output terminal of the NAND gate, and the PMOS transistor MP11 is turned off. The high potential signal of the input terminal A is input to one input terminal of the NOA gate NOR1 as a low potential signal through the inverter I, and the low potential signal is also input to the other input terminal of the NOA gate NOR. A high potential signal is output to the output terminal, and the low potential signal is output to the output terminal C by conducting the NMOS transistor MN11. In addition, when a high potential signal is input to both input terminals A and B, a low potential signal is output to the NAND output terminal, and a high potential of the input terminal B is applied to the two input terminals of NOR gate NOR. The low-signal signal through the above signal and the inverter I is input, and a low-potential signal is output to the output terminal so that the PMOS transistor MP11 is turned on, the NMOS transistor MN11 is turned off, and a high voltage is applied to the output terminal C. The above signal is output.
이상에서 설명한 것과 같이 출력신호가 고저뉘 상태에서 저전위 상태로 떨어질때 제2도에 도시된 바와 같이 "0"레벨 이하로 떨어지는 이른바 스윙에 의한 원하지 않은 레벨까지 내려가서 댐핑(Damping)하는 언더슈트가 발생하고, 이는 노이즈의 근원을 제공하는 단원으로 작용하여 특성저하를 유발시킴으로써 제품의 신뢰성을 저하시키는 문제점이 있었다.As described above, when the output signal falls from the high level to the low potential state, an undershoot that damps down to an undesired level caused by a so-called swing falling below the "0" level as shown in FIG. Is generated, which acts as a unit providing a source of noise, causing a deterioration in characteristics, thereby lowering the reliability of the product.
본 고안은 상기와 같은 종래의 문제점을 감안하여 종래의 모스 출력회로의 출력단자에 모스 트랜지스터, 제너다이오드 및 콘덴서로 구성된 기준회로를 구성하여 스윙으로 인한 노이즈의 원인을 제거할 수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음가 같다.The present invention is designed to remove the cause of the noise caused by the swing by configuring a reference circuit composed of a MOS transistor, a zener diode and a capacitor in the output terminal of the conventional MOS output circuit in view of the conventional problems as described above, This will be described in detail with reference to the accompanying drawings.
제3도는 본 고안의 모스출력 언더슈트 방지회로도로써, 이에 도시한 바와 같이 종래의 일반적인 모스출력 회로의 출력단자에 피모스 트랜지스터(MP12)의 게이트 및 드레인을 접속함과 아울러 엔모스 트랜지스터(MN12)의 게이트를 접속하고, 상기 피모스 트랜지스터(MP12)와 엔모스 트랜지스터(MN12)의 소오스는 공통 접속되고, 그 접속점에 콘덴서(C1)를 접속하며, 상기 엔모스 트랜지스터(MN12)의 드레인에 제너다이오드(ZD1)를 접속하여 그 접속점에 1V의 전압이 인가되게 구성한 것으로, 이와 같이 구성된 본 고안의 작용 및 효과를 설명하면 다음과 같다.3 is a MOS output undershoot prevention circuit of the present invention. As shown in FIG. 3, the gate and the drain of the PMOS transistor MP12 are connected to the output terminal of a conventional general MOS output circuit, and the NMOS transistor MN12 is connected. Gates of the PMOS transistor MP12 and the NMOS transistor MN12 are connected in common, a capacitor C1 is connected to the connection point thereof, and a Zener diode is connected to the drain of the NMOS transistor MN12. (ZD1) is connected and configured to apply a voltage of 1V to the connection point, and the operation and effect of the present invention constructed as described will be described below.
입력단자(A,B)에 인가되는 신호에 따라 출력단자(C)에 고전위 또는 저전위 신호가 출력되는 과정은 상기 제1도의 설명과 동일하게 된다.The process of outputting the high potential or low potential signal to the output terminal C according to the signal applied to the input terminals A and B is the same as the description of FIG.
그런데, 출력단자(C)인 엔모스 트랜지스터(MP11) 및 피모스 트랜지스터 (MP11)의 공통 소오스 접속점에 5V 상태인 고전위 신호가 출력되면, 엔모스 트랜지스터(MN12)는 도통되고 피모스 트랜지스터(MP12)는 오프되며, 이에 따라 제너다이오드(ZD1)에 의해 설정되는 1V전압이 엔모스 트랜지스터(MN12)를 통해 콘덴서(C1)에 충전되어 1V의 기준전압 상태를 유지하게 된다.However, when a high-potential signal having a state of 5 V is output to the common source connection point of the NMOS transistor MP11 and the PMOS transistor MP11, which are the output terminals C, the NMOS transistor MN12 is turned on and the PMOS transistor MP12 is turned on. ) Is turned off, and thus the 1V voltage set by the zener diode ZD1 is charged to the capacitor C1 through the NMOS transistor MN12 to maintain the reference voltage of 1V.
그후 엔모스 트랜지스터(MN11) 및 피모스 트랜지스터(MP12)의 공통 소오스 접속점에 저전위 신호가 출력되면 엔모스 트랜지스터(MN12)는 오프되고 피모스 트랜지스터(MN12)는 도통된다.Thereafter, when the low potential signal is output to the common source connection point of the NMOS transistor MN11 and the PMOS transistor MP12, the NMOS transistor MN12 is turned off and the PMOS transistor MN12 is turned on.
이때 피모스 트랜지스터(MP12)의 문턱전압(VT)을 0.7V로 맞추어 놓으면 콘덴서(C1)에 충전된 1V 전압과 피모스 트랜지스터(MP12)인 문턱전압 0.7V의 차이만큼 출력단자(C)에 0.3V전압이 걸리게 된다.At this time, if the threshold voltage VT of the PMOS transistor MP12 is set to 0.7V, the output terminal C is 0.3 by the difference between the 1V voltage charged in the capacitor C1 and the threshold voltage 0.7V of the PMOS transistor MP12. V voltage is applied.
이와 같이 출력단자(C)의 전위가 저전위로 떨어질때 그 출력단자(C)에 0.3V 전압이 걸리게 되므로 출력전압은 접지전압 이하로 내려가지 못하게 되고, 이는 곧 출력신호가 고전위에서 저전위로 떨어질때 생기는 스윙현상에 의한 언더슈트를 방지하여 제4도에 도시된 바와 같이 특성곡선을 얻을 수 있다.In this way, when the potential of the output terminal C drops to a low potential, the output terminal C takes a voltage of 0.3 V. Therefore, the output voltage does not fall below the ground voltage, which means that when the output signal falls from the high potential to the low potential, By preventing the undershoot caused by the swing phenomenon, the characteristic curve can be obtained as shown in FIG.
상기에서 상세히 설명한 바와 같이 본 고안은 모스출력단자에 모스트랜지스터, 콘덴서 및 제너다이오드로 구성된 언더슈트 방지회로를 연결함으로써 스윙현상에 의한 언더슈트를 제거하여 노이즈의 근원을 방지하게 되므로 특성저하를 개선하게 되고, 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention connects an undershoot prevention circuit composed of a MOS transistor, a condenser, and a zener diode to the MOS output terminal, thereby eliminating the undershoot caused by the swing phenomenon, thereby preventing the source of noise, thereby improving characteristics. This has the effect of improving the reliability of the product.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910019349U KR940005874Y1 (en) | 1991-11-13 | 1991-11-13 | Mos output undershoot protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910019349U KR940005874Y1 (en) | 1991-11-13 | 1991-11-13 | Mos output undershoot protecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930012334U KR930012334U (en) | 1993-06-25 |
| KR940005874Y1 true KR940005874Y1 (en) | 1994-08-26 |
Family
ID=19322125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910019349U KR940005874Y1 (en) | 1991-11-13 | 1991-11-13 | Mos output undershoot protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005874Y1 (en) |
-
1991
- 1991-11-13 KR KR2019910019349U patent/KR940005874Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930012334U (en) | 1993-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430335A (en) | Simplified low-noise output buffer circuit | |
| US6690555B1 (en) | Electrostatic discharge protection circuit with cascoded trigger-switch suitable for use with over-voltage tolerant CMOS input/output buffers | |
| US5391939A (en) | Output circuit of a semiconductor integrated circuit | |
| US5008568A (en) | CMOS output driver | |
| KR960011964B1 (en) | Output buffer device | |
| US5877635A (en) | Full-swing buffer circuit with charge pump | |
| US5239211A (en) | Output buffer circuit | |
| US5939932A (en) | High-output voltage generating circuit for channel breakdown prevention | |
| EP0704972B1 (en) | Output circuit for gunning transceiver logic | |
| KR940005874Y1 (en) | Mos output undershoot protecting circuit | |
| US5160860A (en) | Input transition responsive CMOS self-boost circuit | |
| EP3859972A2 (en) | Multivoltage high voltage io in low voltage technology | |
| JPH10163852A (en) | Input-output circuit of semiconductor device | |
| JP2758735B2 (en) | Logic circuit | |
| US5136542A (en) | Semiconductor memory device | |
| KR100313512B1 (en) | Power on detect circuit | |
| KR100190303B1 (en) | Output buffer in semiconductor memory device | |
| KR920010349B1 (en) | Noise elimination circuit | |
| KR940005873Y1 (en) | Slewrate control tri-state output buffer | |
| JP2806698B2 (en) | CMOS output buffer | |
| KR100200927B1 (en) | Mode setting circuit | |
| US20020084825A1 (en) | Small swing output buffer for reducing EMI | |
| JP2553259B2 (en) | Undershoot resistor circuit for semiconductor devices | |
| US5774009A (en) | RTC oscillator amplifier circuit with improved noise immunity | |
| KR100258853B1 (en) | Data output buffer circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20040719 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |