KR930008873B1 - Device seperating method of semiconductor apparatus - Google Patents
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Abstract
Description
제 1 도는 종래의 소자분리방법을 나타낸 공정 순서도.1 is a process flow chart showing a conventional device isolation method.
제 2 도는 이 발명의 실시예에 따른 소자분리방법을 나타낸 공정 순서도.2 is a process flowchart showing a device isolation method according to an embodiment of the present invention.
이 발명은 반도체 장치의 소자분리에 관한 것으로, 특히 소자분리 기술을 사용하는 반도체 장치 뿐만 아니라 미세화된 고집적 반도체 장치에 유용하게 적용할 수 있는 반도체 장치의 소자분리방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to device isolation of semiconductor devices, and more particularly, to a device isolation method of semiconductor devices that can be usefully applied to not only semiconductor devices using device isolation techniques but also highly refined semiconductor devices.
현재 반도체 장치의 소자 간을 분리하는 소자분리영역의 축소는 반도체 장치의 미세화 기술에 있어서 중요한 항목의 하나이다. 특히 대용량 메모리에서는 소자분리 치수가 메모리 셀 사이즈를 정하는 커다란 요인이 되고 있으며 근년 그 활발한 연구 개발이 진행되고 있다.The reduction of the device isolation region that separates the elements of the semiconductor device is one of the important items in the miniaturization technology of the semiconductor device. Especially in large-capacity memories, device isolation dimensions have become a major factor in determining the memory cell size, and active research and development has been in progress in recent years.
반도체 소자분리를 위해 가장 널리 알려진 기술은 소위 선택산화법에 의한 LOCOS(local oxidation of silicon)법과 이의 개량 기술들이다.The most widely known techniques for semiconductor device isolation are the so-called local oxidation of silicon (LOCOS) method by selective oxidation and its improvements.
이 LOCOS를 개략적으로 설명하면 패드산화, 실리콘 나이트라이드 및 기타 막을 마스크로 사용하여 기판 실리콘을 선택적으로 산화시켜 비활성 영역인 필드 산화막의 형성시키는 기술이다.This LOCOS will be described in brief, using pad oxidation, silicon nitride, and other films as masks to selectively oxidize substrate silicon to form a field oxide film which is an inactive region.
비활성 영역에 대한 활성 영역은 필드 산화막 간의, 이를테면 소망의 반도체 소자형성 영역을 의미하고 각각의 소자는 소자분리된 영역을 경계로 전기적으로 분리된다.The active region for the inactive region means between the field oxide films, such as a desired semiconductor element formation region, with each element being electrically separated by a boundary between the device isolation regions.
이미 잘알려진 기술은 상기한 바와 같은데, 이때 나타나는 문제는 패드 산화막을 따라 활성영역을 침범하는 버즈 비크(bird's beak)의 발생화 열산화 공정에 의한 고온처리는 주입된 이온층의 이온들을 활성화시키고 기판내로 확산을 일으키게 되어 필드 산화막, 즉 소자분리영역과 기판 실리콘과의 경계면에서 불순물 농도를 높게 유지시킬 수 없게 되며, 더우기 선택적 열산화 공정에 따라 실리콘 기판에 기계적인 스트레스가 가해지는 등의 문제점이 지적된다.The well-known technique is as described above, and the problem that arises is that the high temperature treatment of the generated thermal oxidation process of the bird's beak that invades the active region along the pad oxide film activates the ions of the implanted ion layer and into the substrate. As a result of diffusion, the impurity concentration cannot be maintained at the interface between the field oxide film, that is, the device isolation region and the substrate silicon, and the mechanical stress is applied to the silicon substrate by the selective thermal oxidation process. .
상기한 문제점 중에 이 발명과 관련이 있는 것은 필드 산화막 성장 공정중 채널저지이온의 확산에 의해 소자의 전기적 특성이 되는 현상으로 필드 산화막과 실리콘 기판과의 경계면에 채널저지 이온의 농도를 높게 유지시킬 수 없게 되는 문제점이다.Among the above problems, the present invention is related to the present invention, which is an electrical property of the device due to the diffusion of channel ions during the field oxide film growth process. Therefore, the concentration of channel ions can be maintained at the interface between the field oxide film and the silicon substrate. There is no problem.
이러한 문제점을 해결하기 위한 방법으로 제기된 새로운 소자분리방법으로써 필드 산화막 성장후에 활성영역에 포토 마스크 패턴을 형성하여 충분히 높은 에너지로 필드 산화막을 통하여 실리콘 기판 내로 이온 주입하는 방법이 제기되었다.As a new device isolation method proposed as a method for solving this problem, a method of forming a photo mask pattern in an active region after field oxide film growth and ion implanting the silicon substrate through the field oxide film with a sufficiently high energy has been proposed.
소자 분리라는 중대한 목적하에 이미 확립된 상기 새로운 소자분리방법으로서의 LOCOS 공정에 대해 제 1 도의 공정 순서도를 참조하여 설명한다.The LOCOS process as the new device isolation method already established for the important purpose of device isolation is described with reference to the process flow chart of FIG.
제 1a 도는 반도체 기판(10)위에 패드 산화막(3)과 질화막(5)을 성장시킨 후, 소자분리영역 또는 비활성 영역을 정의하기 위해 사진식각공정을 실시하여 개구부(7)을 형성한다. 이때 식각되는 층은 질화막(5)이다.In FIG. 1A, after the pad oxide film 3 and the nitride film 5 are grown on the semiconductor substrate 10, an opening 7 is formed by performing a photolithography process to define an isolation region or an inactive region. At this time, the layer to be etched is the nitride film (5).
이어, 선택적 산화에 의한 열산화 공정으로 산화층을 침적시키므로써 필드 산화막(9)을 성장시킨다.The field oxide film 9 is then grown by depositing the oxide layer in a thermal oxidation process by selective oxidation.
다음 공정은 제 1b 도에 나타낸 바와 같이 질화막(5) 및 산화막(3)을 순차적으로 제거한다.The next process sequentially removes the nitride film 5 and the oxide film 3 as shown in FIG. 1B.
그 다음, 제 1c1 도에 나타낸 바와 같이 필드 산화막(9)과 기판 (10)의 전면에 포토레지스트를 충분히 두껍게 도포한 후, 제 1a 도의 질화막 개구부(7)의 패턴과 동일하게 상기 필드 산화막(9) 위에 이온주입을 위한 개구부(13)가 형성되게 포토레지스트 패턴(11)을 형성한다. 그후, 개구부(13)를 통해 필드 인버젼의 방지를 위하여 반도체 기판(10)의 도전형과 동일 도전형의 이온주입을 행하여 채널저지(channel stop)층(12a)을 형성하고 포토레지스트 패턴(11)을 제거하면 소자분리가 완료된다.Then, as shown in FIG. 1C1, the photoresist is sufficiently thickly applied to the entire surface of the field oxide film 9 and the substrate 10, and then the field oxide film 9 is formed in the same manner as the pattern of the nitride film openings 7 of FIG. The photoresist pattern 11 is formed such that an opening 13 for ion implantation is formed on the top surface. Thereafter, through the opening 13, ion implantation of the same conductivity type as that of the semiconductor substrate 10 is performed to prevent field inversion, thereby forming a channel stop layer 12a and forming a photoresist pattern 11. Remove) to complete device isolation.
지금까지 설명된 개략 LOCOS법에 의한 소자분리방법은 필드 산화막(9)이 성장을 한 후 채널저지 이온주입 공정을 실시하기 때문에 그 후속 공정에서 산화공정이 없게 된다. 따라서 주입된 이온의 활성영역으로의 확산 현상이 일어나지 않는다.The device isolation method by the schematic LOCOS method described so far does not have an oxidation step in the subsequent step because the field blocking ion implantation step is performed after the field oxide film 9 is grown. Therefore, the phenomenon of diffusion of the implanted ions into the active region does not occur.
이와같이 이 방법은 필드 산화막(9)과 기판 실리콘(10)과의 경계면의 불순물 농도는 이온 주입시의 불순물 분포를 그대로 유지할 수 있기 때문에 소자분리 특성이 향상된다.In this manner, the impurity concentration at the interface between the field oxide film 9 and the substrate silicon 10 can maintain the impurity distribution at the time of ion implantation, thereby improving device isolation characteristics.
그러나 이러한 소자분리 방법에도 문제점이 제기된다. 제기되는 문제점은 제 1c2 도를 참조하여 살펴본다. 제 1c2 도에서 제 2b 도의 후속공정으로 행해지는 포토레지스트 패턴(11)을 형성하는 공정에서 필드 산화막(9)과의 미스얼라인(misalign)이 발생되었다고 가정해 볼 수 있다. 이 상태에서 채널저지 이온주입 공정을 실시하면 주입된 이온에 의해 형성되는 채널저지층(12b)이 활성영역의 일부에 침범될 수 있다. 이렇게 되면 트랜지스터의 드레스홀드 전압을 증가시킬 뿐만 아니라 트랜지스터의 특성이 좌우 비대칭으로 나타나는 등의 문제점이 발생한다.However, this device isolation method also raises a problem. The problem raised will be described with reference to FIG. 1C2. It can be assumed that a misalignment with the field oxide film 9 has occurred in the process of forming the photoresist pattern 11 performed in the subsequent steps of FIGS. 1C2 through 2B. When the channel blocking ion implantation process is performed in this state, the channel blocking layer 12b formed by the implanted ions may invade a part of the active region. This not only increases the dresshold voltage of the transistor, but also causes problems such as asymmetrical characteristics of the transistor.
따라서, 이 발명의 목적은 채널저지층의 활성영역 침범을 방지하여 고집적되는 반도체 장치의 소자분리시 적용되는 새로운 구조의 소자분리영역을 형성하는 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming a device isolation region having a new structure applied to device isolation of a highly integrated semiconductor device by preventing the active region of the channel blocking layer from invading.
이와같은 목적을 달성하기 위하여 이 발명은, 소자분리방법에 있어서, 반도체 기판 위에 패드 산화막, 제 1 질화막을 순차적으로 형성한 후 소자분리 영역의 정의를 위한 제 1 질화막의 개구부를 형성하는 제 1 공정과, 상기 개구부에 선택적으로 필드 산화막을 성장시키는 공정과, 상기 필드 산화막 보호용의 제 2 질화막을 형성하는 제 3 공정과, 상기 제 2 질화막 위에 포토레지스트를 적층하고 패터닝하여 상기 제 1공정의 제 1질화막의 개구부와 동일한 패턴의 개구부를 형성하는 제 4 공정과, 상기 제 4 공저의 개구부 내에 P.ETEOS(Plasma Enhanced Tri Ethyle Ortho Silieate)막을 충진하고 에칭하여 스페이서를 형성하는 제 5 공정과, 상기 스페이서로 한정된 영역상에 채널저지 이온을 주입하여 채널저지층을 형성하는 제 5 공정과, 상기 포토레지스트, 스페이스 제 2 질화막 및 제 1 질화막을 순차적으로 식각한 후 산화막을 제거하는 공정을 포함하여 소자분리영역을 형성하는 공정으로 이루어짐을 특징으로 하는 반도체 소자분리방법이 제공된다.In order to achieve the above object, the present invention provides a device separation method comprising: forming a pad oxide film and a first nitride film sequentially on a semiconductor substrate, and then forming openings of the first nitride film for defining device isolation regions. And a third step of selectively growing a field oxide film in the opening, a third step of forming a second nitride film for protecting the field oxide film, and stacking and patterning a photoresist on the second nitride film to obtain the first step of the first step. A fourth step of forming an opening having the same pattern as the opening of the nitride film, a fifth step of forming a spacer by filling and etching a Plasma Enhanced Tri-Ethyle Ortho Silieate (P.ETEOS) film in the opening of the fourth cavity, and the spacer A fifth step of forming a channel blocking layer by implanting channel blocking ions in a region defined by the photoresist; The semiconductor device isolation method is provided characterized by constituted by any hwamak and a step of forming a first separation device, including the step of removing the oxide film and then sequentially etching the nitride film region.
이 발명은 비활성 영역이 정의된 개구부 내에 스페이서 형성단계를 가지며, 상기 스페이서에 의한 소자분리영역 내에 주입되는 채널저지 이온을 한정함에 의해 상기 이온이 활성영역 내로 침범됨이 없는 소자분리영역을 제공한다.The present invention provides a device isolation region having a spacer forming step in an opening in which an inactive region is defined, and defining the channel blocking ions implanted in the device isolation region by the spacer so that the ions do not invade the active region.
이 발명의 목적에 관련하여 제 2 도의 공정 순서도를 참조하여 바람직한 실시예를 상세히 설명한다.Regarding the object of this invention, preferred embodiments will be described in detail with reference to the process flow chart of FIG.
제 2a 도에서, 출발물질에서 p형 반도체의 기판(10)을 사용하고, 이 반도체 기판(10)위에 비활성 영역 또는 소자분리영역을 정의하기 위한 절연층으로서 패드 산화막(3)과 제 1 질화막(6)을 순차적으로 형성한다.In FIG. 2A, the pad oxide film 3 and the first nitride film (3) are used as the insulating layer for defining an inactive region or a device isolation region on the semiconductor substrate 10 using a p-type semiconductor substrate 10 as a starting material. 6) are formed sequentially.
그리고 소자분리영역의 정의를 위해서 사진식각방법으로 침적된 제 1 질화막(5)을 에칭하여 개구부(7)를 형성한다.In order to define the device isolation region, the openings 7 are formed by etching the first nitride film 5 deposited by the photolithography method.
여기서, 제 1 질화막(5)의 개구부(7)를 형성후, 낮은 에너지 이온주입조건, 예를들어 가속에너지 40~60KeV로 하고 도우즈량을 1×1012내지 1×1013atoms/㎠으로 미리 약간의 채널저지 이온을 주입하는 공정을 더 포함할 수도 있다.Here, after the opening 7 of the first nitride film 5 is formed, a low energy ion implantation condition, for example, an acceleration energy of 40 to 60 KeV and a dose amount of 1 × 10 12 to 1 × 10 13 atoms / cm 2 in advance The method may further include a step of implanting some channel blocking ions.
이어, 제 2b 도에 나타낸 바와 같이 선택적 산화에 의한 열산화 공정으로 패드 산화막(3)을 산화시킴으로써 필드 산화막(9)을 성장시킨다.Next, as shown in FIG. 2B, the field oxide film 9 is grown by oxidizing the pad oxide film 3 in a thermal oxidation process by selective oxidation.
제 2c 도에서, 필드 산화막(9) 성장후 그 결과적 구조 위에 제 2 질화막(17)을 형성한다. 이 제 2 질화막(17)은 후속되는 스페이서(14) P.E.TEOS(Palsma Enhaned Tetraethylorthosilicate)막(15)을 건식식각하는 공정에서 필드 산화막(9)이 에칭되는 것을 보호함과 아울러 에칭 종지 시간검출에 이용되는 것으로 상기 제 1 질화막(5)보다 얇게 형성한다.In FIG. 2C, a second nitride film 17 is formed on the resulting structure after the growth of the field oxide film 9. This second nitride film 17 protects the field oxide film 9 from being etched in the subsequent etching process of the spacer 14, the PETSOS (Palsma Enhaned Tetraethylorthosilicate) film 15, and is used for detecting the end time of etching. It is formed thinner than the first nitride film (5).
제 2 질화막(17)을 형성한 다음, 제 2 질화막(17)위에 포토레지스트를 충분히 두껍게 도포하고, 상기 필드 산화막(9)위에 이온주입을 위한 개구부(8)가 형성되게 포토레지스트 패턴(13)을 형성한다. 이때 형성되는 포토레지스트 패턴(13)은 그의 개구부(8)가 제 2a 도의 제 1 질화막 개구부(7)의 폭과 동일하게 형성한다.After forming the second nitride film 17, the photoresist is thickly applied on the second nitride film 17, and the photoresist pattern 13 is formed so that the opening 8 for ion implantation is formed on the field oxide film 9. To form. The photoresist pattern 13 formed at this time is formed such that its opening 8 is equal to the width of the first nitride film opening 7 in FIG. 2A.
다음 공정은 제 2d1 도에 나타낸 바와 같이 상기 개구부(8)내에 스페이스(14)형성하기 위해서, 저압화학기상증착방법(LPCVD)으로 200℃ 미만의 저온에서 P.E.THOS막을 침적한 후 RIE(reactive ion etching)와 같은 건식식각방법을 사용하여 포토레지스트(13) 및 개구부(8) 내의 제 2 질화막(17)까지 식각 해낸다. 이때 P.E.TEOS형성 공정은 공정온도가 200℃ 미만의 저온에서 진행되기 때문에 포토레지스트(13)에 전혀 지장을 주지 않는다. 여기서, 스페이서 형성재료를 P.E.TEOS 대신 PE-SiN막을 쓸 수도 있으며 PE-SiN막을 쓸 경우에는 상기 제 2 질화막 형성 공정을 생략할 수도 있다.The next step is to deposit the PETHOS film at a low temperature below 200 ° C by LPCVD to form the space 14 in the opening 8 as shown in FIG. Etching to the second nitride film 17 in the photoresist 13 and the opening 8 is performed using a dry etching method such as At this time, the P.E.TEOS forming process does not interfere with the photoresist 13 at all because the process temperature proceeds at a low temperature of less than 200 ° C. In this case, the spacer forming material may be a PE-SiN film instead of P.E.TEOS, and when the PE-SiN film is used, the second nitride film forming process may be omitted.
P.E.TEOS막 식각 공정 후에는 개구부(8)를 형성하는 포토레지스트(13)의 측벽에 스페이서(14)가 형성되고, 이 스페이서(14)로 한정된 영역(6) 아래에는 상기 건식식각에 의해 제 2 질화막(17)의 표면이 노출된다.After the PETEOS film etching process, spacers 14 are formed on the sidewalls of the photoresist 13 forming the openings 8, and under the region 6 defined by the spacers 14, a second portion is formed by the dry etching. The surface of the nitride film 17 is exposed.
이어서, 스페이서(14)로 한정된 영역(6)을 통하여 반도체 기판(10)의 도전형과 동일 도전형의 보론 이온을 가속에너지 100~160KeV로하고 도우즈량을 1×1012내지 1×1014atoms/㎠으로 주입하여 채널저지층(11a)을 형성한다. 이때 포토레지스트(13)가 이온주입을 충분히 블록킹하기 때문에 활성영역 내에 전혀 채널저지 이온이 주입되지 않으며, P.E.TEOS으로 형성된 포토레지스트(13)보다 밀도가 더 높은 스페이서(14)에 의해 더욱 더 블록킹 효과가 좋게 된다.Subsequently, boron ions of the same conductivity type as those of the semiconductor substrate 10 are accelerated to 100 to 160 KeV and the dose amount is 1 × 10 12 to 1 × 10 14 atoms through the region 6 defined by the spacer 14. / Channel of injection to form a channel blocking layer (11a). At this time, since the photoresist 13 sufficiently blocks ion implantation, no channel blocking ions are implanted in the active region, and the blocking effect is further increased by the spacer 14 having a higher density than the photoresist 13 formed of PETEOS. Get good.
이러한 효과에 더하여 P.E.TEOS 스페이서(14)의 사용은 이온주입 개구영역이 줄어 후속공정의 열처리에 의한 내압 특성도 강해지는 잇점이 있다.In addition to this effect, the use of the P.E.TEOS spacer 14 has the advantage that the ion implantation opening area is reduced, and the pressure resistance characteristics due to the heat treatment in the subsequent process are also enhanced.
이 발명의 목적에 관련한 핵심적인 효과는 제 2d2 도에 나타낸 공정 단면도에서 더욱 더 명확해진다.The key effects associated with the object of this invention are even more apparent in the process cross section shown in figure 2d2.
제 2d2 도에서와 같이 포토레지스트 패턴(13)이 어긋나 미스 얼라인된 경우에도 스페이스(14)가 미스얼라인된 수평두께(t)만큼 보상을 해주게 되어 포토공정의 여유도 증가에 따른 생산 수율의 향상이 기대된다.As shown in FIG. 2D2, even when the photoresist pattern 13 is misaligned and misaligned, the space 14 compensates for the misaligned horizontal thickness t, thereby increasing the production yield according to the increase in the margin of the photo process. Improvement is expected.
이 발명의 마지막 공정단계로 제 2e 도에 나타낸 바와 같이 채널저지 이온주입시 버퍼역할을 하는 P.E.TEOS막인 스페이서를 B.O.E용액으로 습식식각하게 되는데, 이때 필드 산화막(9)을 제 2 질화막(17)이 블록킹하고 있으므로 필드 산화막(9)은 식각으로부터 안전하다. 이어, 포토레지스트(13), 제 2 질화막(17) 및 패드 산화막(3)을 차례로 제거하여 이 발명의 소자분리공정을 마친다.As shown in FIG. 2E, the final process step of the present invention is a wet etching of the spacer, which is a PETEOS film, which serves as a buffer for the channel blocking ion implantation, with a BOE solution, wherein the field oxide film 9 is replaced with the second nitride film 17. Since blocking, the field oxide film 9 is safe from etching. Subsequently, the photoresist 13, the second nitride film 17, and the pad oxide film 3 are sequentially removed to complete the device isolation process of the present invention.
이 발명은 필드 산화막(9) 형성 후에 포토레지스트 공정을 실시함으로 이는 필드 산화막(9) 형성후, 패드 산화막(3), 제 1 질화막(5)의 두께와 필드 산화막(9)의 단차가 크게 생기지 않고 버퍼용인 제 2 질화막(17)이 또한 채널 저지 이온주입을 블록킹하기 때문에 포토레지스트(13)의 두께도 낮출 수 잇는 잇점이 있다.The present invention performs a photoresist process after the field oxide film 9 is formed, so that after the field oxide film 9 is formed, the thickness of the pad oxide film 3 and the first nitride film 5 and the step difference between the field oxide film 9 are large. In addition, since the second nitride film 17 for buffer also blocks channel blocking ion implantation, the thickness of the photoresist 13 can be lowered.
지금까지 설명한 일련의 공정은 이 발명에 의한 것이지만, 그 결과로 형성된 새로운 구조의 소자분리영역을 갖는 반도체 웨이퍼에서 패드 산화막과 질화막을 습식식각하고 소자 분리를 완성한 후 채널저지 이온주입을 위한 포토레지스트 패터닝공정을 포함하는 여하한 공정에도 또한 이 발명이 적용이 될 수 있다.The series of processes described so far are based on this invention, but the resultant photoresist patterning for channel blocking ion implantation after wet etching the pad oxide and nitride films and completing device isolation in a semiconductor wafer having a device isolation region with a new structure. This invention can also be applied to any process, including processes.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014571A KR930008873B1 (en) | 1991-08-22 | 1991-08-22 | Device seperating method of semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014571A KR930008873B1 (en) | 1991-08-22 | 1991-08-22 | Device seperating method of semiconductor apparatus |
Publications (2)
| Publication Number | Publication Date |
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| KR930005185A KR930005185A (en) | 1993-03-23 |
| KR930008873B1 true KR930008873B1 (en) | 1993-09-16 |
Family
ID=19318967
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10043595B2 (en) | 2012-12-31 | 2018-08-07 | Korea Hydro & Nuclear Power Co., Ltd | Uranium dioxide nuclear fuel pellet having ceramic microcells |
-
1991
- 1991-08-22 KR KR1019910014571A patent/KR930008873B1/en not_active IP Right Cessation
Cited By (1)
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|---|---|---|---|---|
| US10043595B2 (en) | 2012-12-31 | 2018-08-07 | Korea Hydro & Nuclear Power Co., Ltd | Uranium dioxide nuclear fuel pellet having ceramic microcells |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005185A (en) | 1993-03-23 |
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