KR930007721B1 - Nrz/cmi(ii) 부호 변환장치 - Google Patents

Abstract

내용 없음.

Description

NRZ/CMI(II) 부호 변환장치

제1도는 종래의 NRZ/CMl 부호 변환을 이용한 프레임동기장치의 블럭도.

제 2도는 본 발명이 적용되는 프레임 동기장치의 전체 구성 블럭도.

제 3도는 본 발명의 개략적인 구성 블럭도.

제4도는 본 발명의 일실시예에 따른 상세 회로도.

제5도는 본 발명의 동작에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 프레임 동기 신호삽입부 2 : NRZ/CMI 부호 변환부

3 : 비트 클럭 추출 및 데이터 리타임부 4 : CMI/NRG 복호화부

5 : 리프레임부 10 : NRZ/CMI(II) 부호 변환부

20 : CMI/NRZ 복호화 및 리프레임부 11 : 리타이밍 회로

12 : 부호 위반 펄스 발생회로 13 : 부호 변환회로

U1 내지 U6 : 제1 내지 제6 D플립플롭, NOR1 내지 NOR4 : 제1 내지 제4 NOR 게이트, EOR1,EOR2 : 제1 및 제2 배타적 OR게이트

본 발명은 CMI(Code Mark Inversion) 부호를 선로 부호로 사용하는 시스팀에서 프레임 동기를 용이하게 하기 위한 NRZ/CMl 부호 변환 장치에 관한 것으로서, 특히 시스팀의 데이터 송신단에서 NRZ 형태의 데이터 비트열을 CMI(Class II) 부호 펄스 열로 부호화하는 과정에서 미리 규정된 수만틈의 CMI(II) 부호 펄스를 규칙적으로 위반시켜 송출하고, 시스팀의 데이터 수신부에서 CMI(II) 부호 펄스 열을 NRZ 데이터 비트열로 복호화하면서 동시에 규칙적으로 위반된 CMI(II) 부호 펄스열의 위상을 검출하여 데이터 송신부와 수신부 사이의 프레임 동기를 간단히 실현할 수 있는 NRZ/CMI(II) 부호 변환 장치에 관한 것이다.

제1도는 종래의 NRZ/CMI 부호 변환을 이용한 프레임 동기장치의 블럭도로서, 데이터 송신단에서 송신 프레임 위상정보(FPI)를 전송되는 NRZ데이터와 함께 송출하기 위해서 프레임 동기 신호 삽입부(1)에 NRZ형태의 프레임 동기 신호열을 삽입한 후, NRZ데이터를 CMI 부호로 변환하는 NRZ/CMl 부호 변환부(2)를 통해 변환시켜 전송채널을 통해 송출한다. 데이터 수신단에서는, 전송채널로부터 수신한 데이터에서 비트클럭을 추출하고 CMI 데이터를 NRZ 데이터로 복호화하는 비트클럭 추출 및 데이터 리타임부(3) 및 CMI/NRZ 복호화부(4)와, 상기 NRZ/CMl 복호화부(4)의 출력을 송신단에서와 같은 데이타로 만들기 위한 리프레임부(5)를 구비하여 데이터 송신단과 데이터 수신단 사이의 프레임 동기를 실현하였다.

그러나 이와 같은 종래의 프레임 동기 방식에서는 실제로 전송되는 NRZ형태의 데이터와 NRZ형태의 프레임 동기 신호열의 구분이 어렵다. 즉, 실제로 전송되는 NRZ 데이터 비트열에서 프레임동기 신호열과 동일한 데이터 패턴이 존재하는 경우에는 데이터수신부에서 실제의 데이터 비트열을 프레임 동기 신호열로 오인할 수 있으므로 프레임 동기용 신호 열로 이용하는 데이터를 보다 많이 사용하거나, 여러번 반복해서 프 레임 동기 신호열을 찾아내게 하므로서 프레임 동기 신호열을 잘못 찾아낼 확률을 낮게하는 회로들이 고안되었으나 회로의 구성이 복잡해지고 평균 리프레임 시간이 길어져서 데이터 손실이 많아지는 문제점이 있다.

따라서 상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 선로부호로 CMI(II) 부호를 사용한 시스템에서 CMI(II) 부호 펄스를 규칙적으로 위반시켜 송출 하므로써 데이타 송신단과 데이타 수신단의 프레임 동기회로를 단순화하고 프레임 동기성능을 향상시켜 전체적인 시스팀의 착오성능을 향상시킬 수 있는 프레임동기가 용이한 NRZ/CMl(ll) 부호변환 장치를 제공하는데 그 목적이 있다.

이에 따라 본 발명은, 시스팀의 데이터 송신단에서 NRZ 형태의 프레임 동기용 신호열을 사용하는 대신에 NRZ 형태의 데이터 비트열을 CMI(ll) 부호 펄스열로 부호화하는 과정에서 미리 규정된 수 만큼의 CMI(ll) 부호 펄스열을 CMI(ll) 부호 패턴에서 허용하지 않는 부호 패턴으로 위반시켜 송출한다. CMI(II) 부호에서는 입력되는 NRZ 데이터의 최소 주기를 T라 할때, 펄스폭 T 및 T/2 두가지만이 허용된다.

프레임 동기 신호열이 송출되는 구간에는 펄스폭을 3T/2로 만들어 송출하여 수신단의 CMl/NRZ 복호화 과정에서 CMI(II) 부호 펄스 위반 위상을 검출한다. 대부분의 CMI/NRZ 복호화 장치에는 부호 펄스 위반을 검출하는 기능이 포함되어 있으므로 데이터 수신부에서 CMl/NRZ 복호화 과정에서 부호 펄스 위반이 검출되며 미리 규정된 규칙적인 부호 펄스 위반을 감지하여 시스팀의 데이터 송신단과 데이터 수신단 사이의 프레임 동기를 간단히 실현되게 하였다.

상기 목적을 달성하기 위하여 본 발명은 구체적으로, 송신 프레임 위상 정보와 송신 NRZ 데이터 및 데이터 송신 클럭신호를 입력받아 송신 프레임 위상정보 및 전송되는 NRZ 데이터를 리타이밍하여 안정된 입력신호를 출력하는 리타이밍 수단과 ; 상기 리타밍 수단의 출력을 입력받고 상기 데이터 송신 클럭신호를 입력으로 받아 리타임된 비트열과 부호 위반 펄스를 발생하는 부호 위반 펄스 발생수단과 ; 상기 부호 위반 펄스 발생수단의 출력을 입력받고, 상기 데이터 송신클럭 신호(CLK)를 클럭으로 받아 최종적으로 CMI(II)로 변환된 데이터 펄스열을 출력하는 부호 변환수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명이 적용되는 프레임동기 장치의 전체 구성 볼럭도이며, 도면에서 (10)은 NRZ/CMI(II) 부호 변환부, (3)은 비트 클럭 추출 및 데이터 리타임부, (20)은 CMl/NRZ 복호화 및 리프레임부를 각각 나타낸다.

도면에 도시한 장치는 CMI 부호 펄스 위반을 이용한 프레임동기 장치의 기능 블럭도로서, NRZ 데이타를 CMI 부호화 변환하는 NRZ/CMI(II) 부호 변환부(10)에서 CMI 부호펄스를 위반시켜 송출하고 데이터 수신단에서는 비트클럭 추출 및 데이터 리타임부(3)가 비트클럭을 추출한 후 CMl/NRZ 복호화 및 리프레임부(20)에서 CMl/NRZ 복호화 과정을 수행하는 과정에서 바로 프레임동기 기능을 구현한 구성을 나타낸다.

제3도는 본 발명인 NRZ/CMl(II) 부호 변환부(제2도의 10)의 기능블럭도로서, 도면에 도시한 바와 같이 (11)은 리타이밍 회로, (12)는 부호 위반 펄스 발생회로, (13)은 부호 변환회로를 각각 나타낸다.

리타이밍 회로(11)는 송신 프레임 위상 정보(FPI)와 송신 NRZ 데이터 (NRZI)가 입력되고, 데이터 송신클럭(CLK)이 연결되어 송신 프레임 동기 신호 및 전송되는 NRZ 데이터를 리타이밍하여 안정된 입력신호를 얻는다. 리타이밍 회로(11)의 출력을 입력받고 데이터 송신클럭(CLK)이 입력되는 부호 위반 펄스 발생회로(12)는 리타임된 프레임 동기 신호를 입력하여 한 클럭 지연시켜 CMI 부호를 위반시키며, 부호 변환 회로(13)는 상기 부호위반 펄스발생회로(12)의 출력을 입력받는다. 부호 변환 회로(13)는 부호 펄스 위반 신호(X) 및 리타임된 NRZ 데이터 비트열 출력을 입력받고 데이타 송신클럭(CLK)를 입력받아 CMI(II)로 변환된 데이터열(CMIO)을 출력하게 된다.

제4도는 제3도에 도시한 본 발명에 의한 일실시예의 상세 회로도로서, 도면에 도시한 바와 같이 Ul 내지 U6은 제1 내지 제6 D플립플롭, NORI 내지 NOR4는 제1 내지 제4 NOR게이트, EORI,EOR2는 제1 및 제2배타적 OR 게이트를 각각 나타낸다.

리타이밍 회로(11)에서의 신호처리를 살펴보면, 송신 프레임위상정보 신호(FPI)는 제1 D플립플롭(Ul)의 데이터 입력단자(Dl)로 입력되고, 전송되는 NRZ데이터 비트열(NRZI)은 제2 D플립플롭(U2)의 데이터 입력단자(D2)에 입력되며, NRZ 데이터 비트열 및 프레임 위상정보 신호에 동기된 클럭펄스는 제1 및 제2 D플립플롭(Ul 및 U2)의 클럭펄스 입력단자(CPI 및 CP2)에 각각 입력되어 송신 프레임 위상정보 신호 및 송신 NRZ 데이터를 리타이밍하여 안정된 입력 신호로 출력된다.

제1 D플립플롭(Ul)의 출력(Q1)은 부호 위반 펄스 발생 회로(12)의 제3 D플립플롭(U3)의 데이터 입력단자(D3) 및 3입력 제2 NOR 게이트(NOR2)와 2입력 제3 NOR 게이트(NOR3)의 입력단자에 공통으로 입력되며, 리타임회로(11)에서 제1 및 제2 D플립플롭(Ul 및 U2)의 부출력 (/Ql 및 /Q2)은 부호 위반 펄스 발생회로(12)의 2입력 제1 NOR 게이트(NORI)에 각각 입력된다. 2입력 제1 NOR 게이트(NORI)의 출력은 리타임된 프레임동기신호인 제1 D플립플롭(Ul)의 부출력(/Ql) 신호가 로직 레벨 "1"을 유지하는 동안에는 로직레벨 "0"을 출력하며, 상기 제1 D플립플롭(Ul)의 부출력 (/Ql) 신호가 로직 레벨 "0"을 유지하는 동안에는 리타임된 NRZ 데이터인 제2 D플립플롭(U2)의 부출력 (/Q2)의 역상을 출력하여 부호 위반 펄스 발생 회로(12)의 제4 D플립플롭(U4)의 데이터 입력단자(D4)에 입력되어 한 클럭 지연된다. 제6 D플립플롭(U6)의 부출력 (/Q6)은 리타임된 프레임동기신호인 제1 D플립플롭(Ul)의 출력(Q1)이 로직레벨 "0"을 유지하는 동안에만 제6 D플립플롭(U6)의 클럭단자(CP6)에 입력된 클럭을 2분주한 펄스를 출력하여 2입력 제3 NOR 게이트(NOR3)에 입력되어, 리타임된 프레임동기신호인 제1 D플립플롭(Ul)의 출력(Q1) 및 한클럭 지연된 프레임동기신호인 제3 D플립플롭(U3)의 출력(Q3)이 동시에 로직레벨 "0"을 유지하는 동안에만 부호 위반 펄스신호(X)를 발생한다.

부호 변환회로(13)는, 부호 위반 펄스 신호(X) 및 리타임된 NRZ 데이터 비트열에서 프레임 동기 신호가 로직 레벨 "0"을 유지하는 동안에만 "0"으로 리세트되고 나머지 비트는 입력 NRZ 데이터를 그대로 유지한채 리타임된 비트열인 제4 D플립플롭(U4)의 출력(Q4)을 입력신호로 하고, 입력 신호 리타임 클럭과 동일한 클럭신호를 이용하여 입력된 데이터 비트열에서 마크(Mark) 비트 구간에서는 2입력 제1 EOR 게이트(EORI) 및 제5 D플립플롭(U5)에 의해 교번 시키고, 3입력 제4 NOR 게이트(NOR4)에는 를럭 신호 및 부호 위반 펄스 신호(X)가 입력되어 리타임된 비트열인 제4 D플립플롭(U4)의 출력(Q4)에서 스페이스(Space) 비트 구간에만 이들 신호들을 합성한 후, 2입력 제2 EOR게이트(EOR2)의 한쪽 입력단자에 입력된다.

제5 D플립플롭(U5)의 출력(Q5)은, 리타임된 NRZ 데이터 비트열인 제4 D플립플롭(U4)의 정출력 (Q4)을 입력받는 2입력 제1 EOR 게이트(EORI)에 입력되어 제5 D플립플롭(U5)의 출력(Q5)의 현재 상태와 리타이밍된 NRZ 데이터와 EOR(Exclusive OR)되어 마크 비트가 입력될 때마다 교번하는 신호를 발생시켜 제5 D플립플롭(U5)의 데이터 입력단자(D5)에 입력되게 하며, 제5 D플립플롭(U5)의 클럭펄스 입력단자(CP5)에 입력된 NRZ 데이터 비트열에서 동기된 플럭펄스는 제5 D플립플롭(U5)의 다음 상태로 천이 시킨다.

제5 D플립플롭(U5)의 부출력(/Q5)의 2입력 제2 EOR 게이트(EOR2)에 입력되어 NRZ 데이터의 스페이스 비트와 클럭펄스 및 부호 위반 펄스의 합성 펄스(NOR4의 출력펄스)와 EOR(Exclusive OR)되어 CMI(II)로 변환된 데이터 펄스열을 출력하게 된다.

제5도는 본 발명의 주요 부분에 대한 타이밍도이며, 제4도의 회로 각부에 대한 타이밍도이다.

도시된 파형에 따른 본 발명의 동작을 구체적으로 살펴보면 다음과 같다.

제4도의 NRZI 입력단에 제5도의 NRZI의 데이터를 입력시키고, 제4도의 FPI 입력단에 제5도의 FPI의 데이터를 입력시키고, 제4도의 CLK 입력단에 제5도의 CLK 클럭 펄스를 입력시키면, 리타이밍된 FPI가 로직레벨 "0"(제1 D플립플롭(Ul)의 부출력 (/Ql)이 로직 레벨 "0")인 동안 입력되는 데이터 NRZI가 마스킹된다. FPI가 로직레벨 "0"인 동안은 제5도와 같이 Q1의 로직레벨 "0"이면서 Q3가 로직레벨 "0"인 동안만 부호위반 펄스를 출력하게 된다. 이때, 제 5도의 출력파형인 [I]CMIO와 [II]CMIO가 두개인 이유는 제5 D플립플롭(U5)의 초기값이 로직레벨 "0"인가 또는 "1"인가에 따라서 두 종류를 가질 수 있기 때문이며 이것은 CMI 부호의 속성이다. 본 발명에서는 제5도의 [I]CMIO의 파형으로 출력하게 된다. 제5도에서 Q1의 로직레벨 "1"일 때는 입력되는 데이터 NRZI의 데이터에 따라 CMI부호의 [I]CMIO에서 출력하게되는데 이것을 상세히 설명하면 제5도에서 Q1의 로직레벨 "1"일 때는 X는 로직레벨 "0"이 되고 Y는 Q4가 로직레벨 "0"일 때(리타이밍된 데이터 NRZI가 로직레벨 "0"일 때) CLK 반주기 펄스폭을 갖는 펄스를 [I]CMIO로 발생시키고, Q4가 로직레벨 "1"이면 (리타이밍된 데이터 NRZI가 로직레벨 "1"일) Y는 로직레벨 "0"이 되고 [I]CMIO에서는 CLK한주기 마다 반전되는 /Q5의파형이 출력된다. 그리고 도면에서 '*'표시는 부호 펄스 위반을 나타내며(물론, 이는 부호 위반된 펄스자체를 나타내는 것은 아니다), 제5 D플립플롭(U5)의 정출력 (Q5)의 초기값에 따라 출력파형의 위상이 반전된 (II)CMIO를 얻을 수 있다.

결국, 송신 NRZ 데이터 비트열을 프레임 위상 보정 (FPI) 송출용으로 NRZ 데이터의 10비트에 해당하는 구간동안에 논리레벨 "0"으로 리세트 시킨후 CMI(II) 부호 펄스열을 변환되는 과정에서 CMI(II) 부호 펄스가 규칙적으로 위반되는 것을 도시한 것이다.

따라서. 상기와 같이 구성되어 동작하는 본 발명은 전전자 교환기 및 향후 개발될 ATM 교환기등 통신 시스템에 적용하여 송신 프레임 정보 송출을 위한 CMI 부호 펄스 위반시에도 비트 천이가 풍부하여 데이터 수신단의 비트 클럭 추출 회로의 성능에 거의 영향을 주지 않으면서, 간단한 논리 소자를 사용하여 CMI(ClassII) 부호화 기능 및 프레이밍 기능을 동시에 수행하므로서 종래의 방식 보다 회로의 구성이 간단해지며, 특히 데이터 수신부의 리프레임 회로의 구성을 간단하게 할 뿐만 아니라 프레임 동기 성능은 프레임 동기 목적으로 동일한 비트수를 사용한 경우에 전송 선로상의 착오율에 의해서만 영향을 받으므로 종래의 프레임 동기 방식보다 신뢰도를 더욱 향상시키는 효과가 있다.

Claims (4)

1. 프레임 동기를 위한 NRZ/CMl(II) 부호 변환 장치에 있어서, 송신 프레임 위상 정보(FPI)와 송신 NRZ 데이터(NRZI) 및 데이터 송신 클럭신호(CLK)를 입력받아 송신 프레임 위상정보 및 전송되는 NRZ 데이터를 리타이밍하여 안정된 입력신호를 출력하는 리타임이 수단(11)과 ; 상기 리타이밍 수단(11)의 출력을 입력받고, 상기 데이터 송신 클럭신호(CLK)를 입력으로 받아 리타임된 비트열과 부호 위반 펄스를 발생하는 부호 위반 펄스 발생수단(12)과 ; 상기 부호 위반 펄스 발생수단(12)의 출력을 입력받고, 상기 데이터 송신클럭 신호(CLK)를 클럭으로 받아 최종적으로 CMI(II)로 변환된 데이터 펄스열을 출력하는 부호 변환수단(13)을 구비하는 것을 특징으로 하는 NRZ/CMl(II) 부호 변환장치.
2. 제1항에 있어서, 상기 리타이밍 수단(11)은, 상기 송신 프레임 위상 정보 신호(FPI)를 데이터 입력 단자에, 상기 데이터 송신 플럭신호(CLK)를 클럭단자에 각각 입력받아 리타임된 송신 프레임 위상정보 신호를 출력하는 제1 플립플롭수단(Ul)과 ; 상기 송신 NRZ 데이터 신호(NRZI)를 데이터 입력단자에, 상기 데이터 송신 클럭신호(CLK)를 클럭단자에 각각 입력받아 리타임된 송신 NRZ 데이타 신호를 출력하는 제2플립플롭 수단(U2)을 구비하는 것을 특징으로 하는 NRZ/CMl(ll) 부호 변환장치.
3. 제1항에 있어서, 상기 부호 위반 펄스발생 수단(12)은, 상기 리타이밍 수단(11)에서 리타임된 송신 프레임 위상 정보 신호(FPI)를 입력으로 받고 데이타 송신 클럭 (CLK)을 클럭단으로 입력받는 제3 플립플롭 수단(U3)과 ; 상기 리타이밍 수단(11)에서 리타임된 송신 프레임 위상 정보신호(FPI)의 역상 신호와 리타임된 송신 NRZ 데이터 신호(NRZI)의 역상신호를 입력으로 받는 제1 NOR 처리 수단(NORI)과 ; 상기 제1 NOR 처리 수단(NORI)의 출력단에 데이타 입력단이 연결되고 데이타 송신 클럭 (CLK)을 클럭단으로 입력받아 리타임된 비트열을 출력하는 제4 플립플롭 수단(U4)과 ; 상기 제3 플립플롭 수단(U3)의 출력과 리타임된 송신 프레임 위상정보 신호를 각각 제1 및 제2 입력단으로 입력받는 제2 NOR 처리 수단(NOR2)과 ; 상기 제2 NOR 처리 수단(NOR2)의 출력을 입력받고 데이타 송신 클럭(CLK)을 클럭단으로 입력받으며, 전출력단(Q6)의 출력을 상기 제2 NOR 처리 수단(NOR2)의 제3 입력단에서 입력시키는 제6플립플롭 수단(U6)과 ; 상기 제6 플립플롭 수단(U6)의부출력 (/Q6)과 상기 리타임된 송신 프레임 위상정보신호를 입력받아 부호위반 펄스신호(X)를 출력하는 제3 NOR 처리 수단(NOR3)을 구비하는 것을 특징으로 하는 NRZ/CMI(II) 부호 변환장치.
4. 제1항에 있어서, 상기 부호 변환수단(13)은, 상기 부호 위반 펄스 발생수단(12)으로 부터 리타임된 비트열을 제1 입력단으로 입력받는 제1 EOR 처리 수단(EORI)과 ; 상기 제1 EOR 처리 수단(EORI)의 출력을 입력받고 데이타 송신 클럭(CLK)을 클럭단으로 입력받으며, 정출력단자(Q5)은 상기 제1 EOR 처리 수단(EOR1)의 제2 입력단에 연결된 제5 플립플롭 수단(U5)과 : 상기 부호 위반 펄스 발생 수단(12)으로 부터의 리타임된 비트열과 부호위반 펀스신호(X)를 제1 및 제2 입력단으로 입력받고 데이타 송신 클럭(CLK)을 제3 입력단으로 입력받는 제4 NOR 처리 수단(NOR4)과 ; 상기 제5 플립플롭 수단(U5)의 부출력 (/Q5)과 상기 제4 NOR 처리 수단(NOR4)의 출력을 입력받아 부호변환 신호를 출력하는 제2 EOR 처리 수단(EOR2)을 구비한 것을 특징으로 하는 NRZ/CMl(ll) 부호 변환장치.