KR930006896B1

KR930006896B1 - Data input/output distribution system

Info

Publication number: KR930006896B1
Application number: KR1019900022820A
Authority: KR
Inventors: 여환근; 장길주; 이선훈
Original assignee: 한국전기 통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1993-07-24
Also published as: KR920014324A

Abstract

The apparatus controls data input and output path to multipurpose I/O units such as magnetic tape unit or hard disk unit. The circuit comprises a FIFO input selection circuit (11) for selecting data input according to the input selection signal transmitted from an I/O controller (10), a FIFO memory (7) for storing data selected by the FIFO input selection circuit (11), a FIFO output selection circuit (12) for selecting output data of the FIFO memory (7), an I/O bus input selection circuit (13) for selecting bus between I/O bus A or I/O bus B to send data of I/O units (A,B), an I/O bus output selection circuit (14) for generating and transmitting output selection signals (SEL1-SEL2) to the FIFO output selection circuit, and I/O A,B units (4,4') for transmitting and receiving I/O data from multipurpose I/O units.

Description

Data I / O Distribution Device

제1도는 본 발명이 적용되는 하드웨어 구성도.1 is a hardware configuration to which the present invention is applied.

제2도는 입출력 정합 유니트의 상세 블록도.2 is a detailed block diagram of an input / output matching unit.

제3도는 입출력 데이터 분배장치의 상세 블록도.3 is a detailed block diagram of an input / output data distribution device.

제4도는 FIFO(First-In First-Out) 출력 선택 회로의 세부 구성도.4 is a detailed block diagram of a first-in first-out output selection circuit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 주 프로세서 유니트 2 : 주 메모리1: Main Processor Unit 2: Main Memory

3 : 입출력 정합 유니트 4, 4' : 입출력 장치 A 및 B3: I / O matching unit 4, 4 ': I / O devices A and B

5 : 로칼 CPU 6 : DMA 제어부5: local CPU 6: DMA control unit

7 : FIFO 메모리 8 : 입출력 데이타 분배장치7: FIFO memory 8: I / O data distribution device

9, 9' : 입출력 버스 정합장치 10 : 입출력 제어장치9, 9 ': I / O bus matching device 10: I / O control device

11 : FIFO 입력 선택 회로 12 : FIFO 출력 선택 회로11: FIFO input selection circuit 12: FIFO output selection circuit

13 : 입출력 버스 입력 선택 회로 14 : 입출력 버스 출력 선택 회로13 input / output bus input selection circuit 14 input / output bus output selection circuit

15 : 버퍼 16 : 데이타 버퍼15 buffer 16 data buffer

17 : 디코드 회로 u : 논리곱 소자17: decode circuit u: logical AND element

본 발명은 데이터 입출력 분배장치에 관한 것으로, 특히, 전전자 교환기의 운용 및 유지를 위한 프로세서 시스템에서 마그네틱 테이프 유니트(Magnetic Tape Unit, 이하 "MTU"라 함), 하드 디스크 유니트(Hard Disk Unit, 이하 "DKU"라 함)등 범용 입출력 장치의 이중화 운용시 데이터의 경로를 제어하는 데이터 입출력 분배장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data input / output distribution apparatus. In particular, a magnetic tape unit (hereinafter referred to as "MTU") and a hard disk unit (Hard Disk Unit) in a processor system for operating and maintaining an electronic switching system. And a data input / output distribution device that controls a data path during duplex operation of a general-purpose input / output device, such as a “DKU”.

일반적으로 전전자 교환기에 있어서, MTU에는 과금기록, 통계, 유지보수, 운용관리에 관한 정보가 수록되고, DKU에는 프로그램과 데이터 베이스등이 저장된다. 이와 같이 대용량, 고신뢰성을 요구하는 정보의 유지보수, 보관 등 전체적 운용관리를 위해선 이중화된 데이터 입출력 장치는 필수적이라 하겠다.In general, in the electronic switchboard, the MTU stores information on billing records, statistics, maintenance, and operation management, and programs and databases are stored in the DKU. As such, a redundant data input / output device is essential for overall operation management such as maintenance and storage of information requiring large capacity and high reliability.

종래에는 단일 입출력 장치를 갖는 범용 컴퓨터 및 통신시스템에서 발생할 수 있는 입출력 장치의 사고시 데이터 입출력이 불가능하다는 문제점이 있다.Conventionally, there is a problem in that data input / output is impossible when an input / output device accident occurs in a general-purpose computer having a single input / output device and a communication system.

따라서, 본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로서 시스템상의 중요 데이터를 이중화한 입출력 장치에 항상 동일한 데이터를 유지하기 위하여 두개의 입출력 버스를 통하여 송수신되는 데이터를 효과적으로 분배하는 데이터 입출력 분배장치를 제공하는데 그 목적을 두고 있다.Accordingly, the present invention provides a data input / output distribution device for effectively distributing data transmitted and received through two input / output buses in order to always maintain the same data in an input / output device that duplicates important data on a system. The purpose is to provide.

상기 목적을 달성하기 위해서 전전자 교환기등 범용 입출력 장치의 이중화 운용시 주 메모리 수단과 이중화를 위해 입출력 정합유니트 수단의 입출력 데이타 분배장치 수단과 이중화된 입출력 장치 A,B 수단간에 데이타 전송장치를 구비한 통신 시스템에 있어서, 상기 주 메모리 수단으로부터 시스템 버스를 통해 연결되고, 입력 선택 신호(W^*)의 입력 선택을 제공받는, FIFO 입력 선택 회로 수단, 상기 FIFO 입력 선택 회로 수단과 연결된 FIFO 메모리 수단, 상기 FIFO 메모리 수단과 연결되어 상기 FIFO 메모리 수단의 출력을 선택적으로 출력하는 FIFO 출력 선택 회로 수단, 상기 FIFO 출력 선택 회로 수단에 연결되고, 출력 선택 신호(SEL1, SWL2)를 제공받는 입출력 버스 출력 선택 회로 수단, 상기 입출력 버스 출력 선택 회로 수단에 연결되고, 상기 FIFO 입력 선택 회로 수단이 연결되며, 입력 버스 선택 신호(SEL0)를 제공받는 입출력 버스 입력 선택 회로 수단, 상기 입출력 버스 입력 선택 회로 수단과 상기 입출력 버스 출력 선택 회로 수단간에 연결된 입출력 버스 (A,B)를 통해 연결되고 전송 데이터가 각각 출입되는 입출력 장치 A,B 수단으로 연결 구성됨을 특징으로 한다.In order to achieve the above object, a data transmission device is provided between the main memory means for redundancy operation of a general-purpose input / output device such as an electronic switch and the input / output data distribution device means of the input / output matching unit means and the redundant input / output devices A and B means for redundancy. A communication system, comprising: a FIFO input selection circuit means connected via said system bus from said main memory means and receiving an input selection of an input selection signal W ^* , a FIFO memory means connected with said FIFO input selection circuit means, said FIFO output selection circuit means connected to FIFO memory means for selectively outputting the output of the FIFO memory means, input / output bus output selection circuit means connected to the FIFO output selection circuit means and receiving output selection signals SEL1 and SWL2. Connected to the input / output bus output selection circuit means, and the FIFO input selection circuit Means are connected and connected via an input / output bus input selection circuit means for receiving an input bus selection signal SEL0, the input / output bus input selection circuit means and the input / output buses (A, B) connected between the input / output bus output selection circuit means; The transmission data is characterized in that the connection is configured by the input and output device A, B means respectively.

이하, 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail.

제1도는 본 발명에 따른 이중화 운용을 도시한 도면으로 1은 주 프로세서 유니트, 2는 주 메모리이고, 3은 입출력 정합 유니트이며, 4,4'는 입출력 장치들이다. 여기서, 시스템 버스는 32비트의 데이타 폭을 갖는 버스이고, 입출력 버스는 8비트의 데이타 폭을 갖는 버스를 각각 나타낸다.1 is a diagram illustrating a redundant operation according to the present invention, where 1 is a main processor unit, 2 is a main memory, 3 is an input / output matching unit, and 4,4 'are input / output devices. Here, the system bus is a bus having a data width of 32 bits, and the input / output bus represents a bus having a data width of 8 bits, respectively.

주 프로세서 유니트(1)와 주 메모리(2) 및, 입출력 정합 유니트(3)간에는 32비트 시스템버스로 연결되어 고속으로 데이타가 처리되며, 입출력 정합 유니트(3)와 입출력 장치 A(4) 및 입출력 장치 B(4')간에는 8비트의 데이타 폭을 갖는 입출력 버스로 연결되어 저속으로 처리되고, 입출력 버스 사이에서 송수신되는 방법에 따라 효과적으로 데이타 입출력 분배를 하는 기능을 갖는다.A 32-bit system bus is connected between the main processor unit (1) and the main memory (2) and the I / O matching unit (3) to process data at high speed. The I / O matching unit (3) and I / O device (A) and I / O The devices B (4 ') are connected to an input / output bus having an 8-bit data width, are processed at a low speed, and have a function of effectively distributing data input / output according to a method of transmitting and receiving between the input and output buses.

제2도는 입출력 정합 유니트(3)를 상세히 도시한 도면으로 5는 로칼 CPU, 6은 DMA 제어부, 7은 FIFO 메모리, 8은 입출력 데이타 분배장치 9와 9'는 입출력 버스 정합장치, 10은 입출력 제어장치를 각각 나타낸다.2 is a detailed view of the input / output matching unit 3, where 5 is a local CPU, 6 is a DMA controller, 7 is a FIFO memory, 8 is an input / output data distribution device 9 and 9 'is an input / output bus matching device, and 10 is an input / output control. Each device is represented.

각 장치의 동작상태를 자세하게 설명하면 제1도의 주 메모리(2)로부터 32비트 시스템 버스를 통한 FIFO 메모리(7)로 데이타 전송은 DMA 제어부(6)의 제어신호에 의해 이루어지며, FIFO 메모리(7)의 데이타의 제1도의 입출력 장치 A,B(4,4')로의 데이타 전송은, 입출력 버스 정합장치(9,9')에서 DMA 요구신호(DRQ^*)를 입출력 제어장치(10)로 보내면 입출력 제어장치(10)가 인식신호(ACK^*)를 입출력 버스 정합장치(9,9')로 보내고 입출력 버스 정합장치(9,9')의 제어를 거쳐 요구신호(REQ^*)를 DMA 제어부(6)로 보낸다.The operation state of each device will be described in detail. The data transfer from the main memory 2 of FIG. 1 to the FIFO memory 7 via the 32-bit system bus is made by the control signal of the DMA controller 6, and the FIFO memory 7 Data transfer to the I / O devices A and B (4, 4 ') of FIG. 1 when the I / O bus matching device 9, 9' sends the DMA request signal DRQ ^* to the I / O control device 10. The input / output controller 10 sends the recognition signal ACK ^* to the input / output bus matching devices 9 and 9 ', and receives the request signal REQ ^* through the control of the input / output bus matching devices 9 and 9'. 6) to send.

이때 입출력 제어장치(10)는 FIFO 메모리(7)로 32비트 데이타 폭을 8비트 데이타 폭으로 분배하는 FIFO 독출신호(FR^*, 0 : 3)와 FIFO 기입신호(FW^*, 0 : 3)을 만들어 보낸다. 입출력 데이타 분배장치(8)는 제3도를 통해 자세하게 설명한다.At this time, the input / output control device 10 transmits the FIFO read signal FR ^* , 0: 3 and the FIFO write signal FW ^* , 0: 3 to distribute the 32-bit data width to the 8-bit data width to the FIFO memory 7. Send it out. The input / output data distribution device 8 will be described in detail with reference to FIG.

제3도는 입출력 데이타 분배장치를 상세히 도시한 도면이다.3 is a diagram illustrating in detail an input / output data distribution device.

도면에 도시된 바와 같이 7은 제2도의 FIFO 메모리, 11은 FIFO 입력 선택 회로, 12는 FIFO 출력 선택회로, 13은 입출력 버스 입력 선택 회로, 14는 입출력 버스 출력 선택 회로를 각각 나타낸다.As shown in the figure, 7 represents the FIFO memory of FIG. 2, 11 represents the FIFO input selection circuit, 12 represents the FIFO output selection circuit, 13 represents the input / output bus input selection circuit, and 14 represents the input / output bus output selection circuit.

FIFO 입력 선택 회로(11)는, 입력 선택 신호(W^*)에 의해 두가지 입력중 하나를 선택하게 된다. 입력선택 신호(W^*)가 하이레벨 "1" 상태로 입력되면 입출력 버스 입력 선택 회로(13)로부터 8비트 데이타(ISD,0 : 7)가 선택되어지고, 로우레벨 "0"상태로 입력되면 주 메모리(2)로부터 32비트 데이타(BD, 0 : 31)가 선택되어진다. 이때 8비트 데이타는 32비트 데이타로 재구성되기 위해 4번 시프트된다.The FIFO input selection circuit 11 selects one of two inputs by the input selection signal W ^* . When the input selection signal W ^* is input in the high level "1" state, 8-bit data (ISD, 0: 7) is selected from the input / output bus input selection circuit 13, and is input in the low level "0" state. 32-bit data (BD, 0:31) is selected from the main memory 2. 8-bit data is then shifted four times to be reconstructed into 32-bit data.

FIFO 메모리(7)는 FIFO 입력 선택 회로(11)로부터 데이타를 기록하기 위해선 FIFO 기록신호 FW^*(0 : 3)의 제어를 받으며, 주 메모리(2) 혹은 입출력 장치 A,B(4,4')로 데이타 독출을 위해선 FIFO 독출신호 FR^*(0 : 3)의 제어를 받는다. 여기서 FIFO 메모리(7)는 8비트 단위의 데이타를 기록 및 독출할 수 있으며 32비트의 데이타를 처리하기 위해 4개의 FIFO가 병렬로 구성된다.The FIFO memory 7 is controlled by the FIFO write signal FW ^* (0: 3) in order to write data from the FIFO input selection circuit 11, and the main memory 2 or the input / output devices A, B (4,4 '). ) Is controlled by the FIFO read signal FR ^* (0: 3). Here, the FIFO memory 7 can write and read data in 8-bit units, and four FIFOs are configured in parallel to process 32-bit data.

입출력 버스 입력 선택 회로(14)는 이중화된 입출력 장치 A,B(4,4')로부터 독출된 데이타를 FIFO 입력 선택 회로(11)로 전송하기 위해 입출력 버스 입력 선택 회로(13)의 입력 버스 선택 신호(SEL0)에 의해 입출력 버스 A, 또는 입출력 버스 B중 하나를 선택하는 회로이며, 입력 버스 선택 신호(SEL0)가 하이레벨 "1" 상태로 입력되면 입출력 버스 B가 선택되고, 입력 버스 선택 신호(SEL0)가 로우레벨 "0" 상태로 입력되면 입출력 버스 A가 선택된다. 입출력 버스 출력 선택 회로(14)는 FIFO 출력 선택 회로(12)로부터 전송되는 데이타(OSD, 0 : 7)를 이중화된 입출력 장치 A,B(4,4')로 전송하기 위해 출력 버스 선택 신호(SEL1), 출력 버스 선택 회로(SEL2)에 의해 입출력 버스 A 또는 입출력 버스 B중 하나를 선택하는 회로이다. FIFO 출력 선택 회로(12)는 제4도에서 상세한 설명한다.The input / output bus input selection circuit 14 selects an input bus of the input / output bus input selection circuit 13 to transfer data read from the redundant input / output devices A, B (4, 4 ') to the FIFO input selection circuit 11. This circuit selects either the input / output bus A or the input / output bus B by the signal SEL0. When the input bus selection signal SEL0 is input at a high level "1", the input / output bus B is selected and the input bus selection signal is selected. Input / output bus A is selected when (SEL0) is input to the low level " 0 " state. The input / output bus output selection circuit 14 outputs an output bus selection signal (i.e., an output bus selection signal) for transferring data (OSD, 0: 7) transmitted from the FIFO output selection circuit 12 to the redundant input / output devices A, B (4, 4 '). SEL1 and the output bus select circuit SEL2 select one of the input / output bus A and the input / output bus B. The FIFO output selection circuit 12 is described in detail in FIG.

제4도는 FIFO 출력 선택 회로를 도시한 도면으로서, 도면에 도시한 바와 같이 15는 버퍼, 16은 데이타 버퍼, 17은 디코드 회로, u는 부정논리곱 소자를 각각 나타낸다.4 shows a FIFO output selection circuit. As shown in the figure, 15 denotes a buffer, 16 denotes a data buffer, 17 denotes a decode circuit, and u denotes a negative logical element.

FIFO 메모리회로(7)로부터 독출된 데이타(FOD)를 시스템 버스를 통해 주 메모리로 전송하기 위해선 DMA 제어부(6)의 제어신호로부터 출력요구신호 W*와 ACK*가 동시에 인에이블될때, 단방향 출력버퍼(15)를 통하여 주 메모리(2)로 데이타 전송이 된다.In order to transfer the data FOD read out from the FIFO memory circuit 7 to the main memory via the system bus, when the output request signal W * and ACK * are simultaneously enabled from the control signal of the DMA controller 6, the unidirectional output buffer Data transfer is made to the main memory 2 via (15).

디코드 회로(17)는, FIFO 메모리(7)로부터 독출된 32비트 데이타(FOD, 0 : 31)가 8비트 단위로 분배된 데이타(OSD, 0 : 7)로 입출력 버스 A,B를 통해 입출력 장치 A,B(4,4')로 전송하기 위하여 분배신호(S0,S1)를 FIFO 독출신호(FR^*, 0 : 3)에 의해 디코드하여 데이타 버퍼(16)를 통해 순차적으로 데이타를 전송한다.The decode circuit 17 is an input / output device via the input / output buses A and B as data (OSD, 0: 7) in which 32-bit data (FOD, 0: 31) read out from the FIFO memory 7 is distributed in 8-bit units. In order to transmit A, B (4, 4 '), the distribution signals S0 and S1 are decoded by the FIFO read signals FR ^* and 0: 3, and data is sequentially transmitted through the data buffer 16. .

아래표 1은 FIFO 독출신호와 데이타 분배신호와의 관계를 나타낸 것으로서, FR3내지 FIFO 독출신호, S1,S0는 디코드 분배신호, OSD는 32비트에서 8비트로 분배된 데이타를 각각 나타낸다. FIFO 독출신호(FR^*, 0 : 3)가 FIFO 입력 선택 회로(11)에 입력되어 FIFO 메모리(7)의 32비트 데이타(FOD, 0 : 31)로 독출되어진 후 FIFO 출력 선택 회로(12)에서 8비트 단위로 데이타 분배된다.Table 1 below shows the relationship between the FIFO read signal and the data distribution signal, where FR3 to FIFO read signals, S1 and S0 are decoded distribution signals, and OSD are divided into 32 to 8 bits of data. The FIFO read signal FR ^* , 0: 3 is input to the FIFO input selector 11 and read out to the 32-bit data FOD, 0:31 of the FIFO memory 7, and then the FIFO output selector 12 Data is distributed in 8-bit units.

아래표 2는 입출력 버스 선택 회로에 의한 데이타 전송경로를 나타낸 것으로서, SEL2, SEL1은 출력 버스 선택 신호, SEL0은 입력 버스 선택 신호를 각각 나타내며 전송경로는 입출력 장치 A,B(4,4')와 FIFO 입출력 선택 회로 및 메모리(11,12 및 7)와 주 메모리(2)를 나타낸다.Table 2 below shows the data transfer path by the I / O bus select circuit, where SEL2 and SEL1 represent the output bus select signal and SEL0 represent the input bus select signal, respectively. FIFO input / output selection circuits and memories 11, 12 and 7 and main memory 2 are shown.

이상과 같은 기능으로 구성되어진 본 발명은 크게 3가지 형태의 데이타 전송로를 다음과 같이 구성할 수 있다.The present invention composed of the above functions can be largely composed of three types of data transmission paths as follows.

첫째는 주 메모리(2)의 데이타를 이중화된 입출력 장치 A,B(4,4')로 전송하는 경우에는 시스템 버스를 거친 주 메모리(2)의 데이타는 FIFO 입력 선택 회로(11)에서 입력 선택 회로(W^*)에 의해 선택되어진 다음 FIFO 기입신호(FW^*, 0 : 3)에 의해 FIFO 메모리(7)에 기입된다. 이 데이타는 기입된 순서에 의해 FIFO 독출신호(FR^*, 0 : 3)의 입력으로 인하여 32비트 데이타(FOD, 0 ; 31)로 독출되어진 후 FIFO 출력 선택 회로(12)에서 8비트 단위로 분배된다. 분배된 데이타(OSD, 0 : 7)는 입출력 버스 출력 선택 회로(14)에서 입력 버스 선택 신호(SEL0)와 출력 버스 선택 신호(SEL1), 출력 버스 선택 신호(SEL2)에 의해 출력되어질 버스를 선택하여 입출력 장치 A,B(4,4')로 전송하게 된다. 이때 제6도에서와 같이 출력 버스 선택 신호(SEL1)이 하이레벨 "1"상태이고 출력 버스 선택 신호(SEL2)가 로우레벨 "0" 상태인 경우 입출력 버스 A를 선택하여 입출력 장치 A(4)로 주 메모리(2)의 데이타를 전송하고 출력 버스 선택 신호(SEL1)가 로우레벨 "0" 상태이고 출력 버스 선택 신호(SEL2)도 하이레벨 "1" 상태인 경우 입출력 버스 B를 선택하여 입출력 장치 B(4')로 주 메모리(2)의 데이타를 전송하게 되며 출력 버스 선택 신호(SEL1)도 하이레벨 "1" 상태이고 출력 버스 선택 신호(SEL2)도 하이레벨 "1" 상태인 경우 입출력 버스 A와 입출력 버스 B 둘다 선택하게 되어 입출력 장치 A,B(4,4') 양쪽으로 주 메모리(2)의 데이타를 전송하게 되며.First, when data of the main memory 2 is transferred to the redundant I / O devices A and B (4, 4 '), the data of the main memory 2 via the system bus is selected by the FIFO input selection circuit 11. It is selected by the circuit W ^* and written to the FIFO memory 7 by the next FIFO write signal FW ^* , 0: 3. This data is read out as 32-bit data (FOD, 0; 31) due to the input of the FIFO read signals (FR ^* , 0: 3) in the order of writing, and then in 8-bit units in the FIFO output selection circuit 12. Is distributed. The distributed data (OSD, 0: 7) selects a bus to be output by the input bus select signal SEL0, the output bus select signal SEL1, and the output bus select signal SEL2 from the input / output bus output select circuit 14. To the input / output devices A, B (4, 4 '). At this time, as shown in FIG. 6, when the output bus select signal SEL1 is at the high level "1" and the output bus select signal SEL2 is at the low level "0", the input / output bus A is selected to select the input / output device A (4). I / O device B is selected by transferring data from main memory 2 to output memory, and when output bus select signal SEL1 is at low level " 0 " and output bus select signal SEL2 is also at high level " 1 " The data in main memory 2 is transferred to B (4 '), and the output bus select signal SEL1 is also at high level "1" and the output bus select signal SEL2 is at high level "1". Both A and I / O B are selected to transfer data from main memory 2 to I / O devices A and B (4,4 ').

둘째는 이중화된 입출력 장치 A,B(4,4')로부터 주 메모리(2)로 데이타를 전송하는 경우에는 입출력 장치 A(4) 혹은 입출력 장치 B(4')의 데이타중 하나를 선택하기 위하여 입출력 버스 입력 선택 회로(13)에서 입출력 버스 A 혹은 입출력 버스 B중 하나를 선택하게 되며, 이때 입력 버스 선택 신호(SEL0)가 하이레벨 "1" 상태로 입력할 경우는 입출력 버스 B가 선택되어져 입출력 장치 B(4')의 데이타(SBD, 0 : 7)를 전송하게 되고, 입력 버스 선택 신호(SEL0)가 로우레벨 "0" 상태로 입력할 경우는 입출력 버스 A가 선택되어져 입출력 장치 A(4)의 데이타(SAD, 0 : 7)를 전송하게 된다. 선택된 데이타(ISD, 0 : 7)의 FIFO 입력 선택 회로(11)에서 32비트 데이타(FID, 0 : 31)로 재구성되어 FIFO 메모리(7)와 FIFO 출력 선택 회로(12)를 통하여 시스템 버스를 통해 주 메모리(2)로 전송되며.Second, when data is transferred from the duplicated input / output devices A and B (4, 4 ') to the main memory 2, to select one of the data of the input / output device A (4) or the input / output device B (4'). The input / output bus input selection circuit 13 selects either the input / output bus A or the input / output bus B. At this time, when the input bus select signal SEL0 is input at the high level "1" state, the input / output bus B is selected and the input / output bus B is selected. When the data SBD (0: 7) of the device B (4 ') is transmitted, and the input bus select signal SEL0 is input at the low level "0" state, the input / output bus A is selected and the input / output device A (4) is transmitted. ) Data (SAD, 0: 7) is transmitted. The FIFO input selection circuit 11 of the selected data (ISD, 0: 7) is reconstructed from the 32-bit data (FID, 0:31) to the system bus through the FIFO memory 7 and the FIFO output selection circuit 12. Transferred to main memory (2).

셋째는 이중화된 입출력 장치 A,B(4,4') 사이의 기입 및 독출하는 경우에는 입출력 장치 A,B(4,4') 사이의 복사 기능 수행시에는 두가지 경우가 있다. 입출력 장치 A(4)로부터 입출력 장치 B(4')로 데이타 전송시에는 입출력 버스 입력 선택 회로(13)에서 입력 버스 선택 신호(SEL0)가 로우레벨 "0"상태로 입력되면 입출력 버스 A가 선택되어 입출력 장치 A(4)의 데이타 (SAD, 0 : 7)를 FIFO 입력 선택 회로(11)로 전송한다. FIFO 입력 선택 회로(11)에서 8비트 단위의 데이타(SID, 0 : 7)가 4번 시프트되어 32비트 데이타(FID, 0 : 31)로 재구성하여 FIFO 메모리(7)와 FIFO 출력 선택 회로(12)를 통하여 32비트 데이타FOD, 0 : 31)가 다시 8비트 데이타(OSD, 0 : 7)로 재구성 되어진다. 8비트 데이타(OSD, 0 : 7)는 입출력 버스 출력 선택 회로(14)에서 출력 버스 선택 신호(SEL1)가 로우레벨 "0" 상태이고 출력 버스 선택 신호(SEL2)가 하이레벨 "1" 상태로 되는 경우 입출력 버스 B를 선택하여 입출력 장치 B(4')로 입출력 장치 A(4)의 데이타를 전송할 수 있다. 반대의 경우는 입출력 장치 B(4')로부터 입출력 장치 A(4)로의 데이타 전송은, 입력 버스 선택 신호(SEL0)가 하이레벨 "1" 상태이고 출력 버스 선택 신호(SEL1)가 로우레벨 "1"이고 출력 선택 신호(SEL2)가 하이레벨 "0" 상태이면 입출력 장치 B(4')로부터 FIFO 입출력 선택 회로(11,12) 및 FIFO 메모리(7)를 통해 입출력 장치 A(4)로 데이타가 전송된다(표 2 참조).Third, there are two cases in which a copy function is performed between the I / O devices A and B (4, 4 ') when writing and reading between the redundant I / O devices A and B (4, 4'). When data is transferred from the input / output device A (4) to the input / output device B (4 '), the input / output bus A is selected when the input bus select signal SEL0 is input to the low level “0” state from the input / output bus input selection circuit 13. The data (SAD, 0: 7) of the input / output device A (4) is transmitted to the FIFO input selection circuit 11. In the FIFO input selection circuit 11, 8-bit data (SID, 0: 7) is shifted four times, reconstructed into 32-bit data (FID, 0: 31), and the FIFO memory 7 and FIFO output selection circuit 12 32-bit data FOD, 0: 31) is reconstructed into 8-bit data (OSD, 0: 7). The 8-bit data (OSD, 0: 7) are output from the input / output bus output selector circuit 14 with the output bus select signal SEL1 at low level "0" and the output bus select signal SEL2 at high level "1". In this case, the input / output bus B may be selected to transmit data of the input / output device A (4) to the input / output device B (4 '). In the opposite case, the data transfer from the input / output device B (4 ') to the input / output device A (4) is performed such that the input bus select signal SEL0 is at high level "1" and the output bus select signal SEL1 is at low level "1." &Quot; and the output select signal SEL2 is at a high level " 0 " state, the data flows from the input / output device B (4 ') to the input / output device A (4) through the FIFO input / output selection circuits 11 and 12 and the FIFO memory 7. Is sent (see Table 2).

상기와 같이 구성하여 동작하는 본 발명은 고신뢰성을 요하는 범용 컴퓨터 및 전전자 교환기와 같은 통신 시스템에 본 발명을 적용하여, 데이타 입출력 사고를 방지하고, 사고 발생시 수행중인 업무를 계속 진행할 수 있게 하여 신뢰성을 유지하며 입출력 버스의 이중화로 보다 다양한 형태의 입출력 장치를 접속하여 운용할 수 있는 효과가 있다.The present invention configured and operated as described above applies the present invention to a communication system such as a general-purpose computer and an electronic switching system requiring high reliability, thereby preventing data input / output accidents and continuing the work being performed when an accident occurs. Reliability is maintained, and the I / O bus can be duplexed to connect and operate various types of I / O devices.

Claims

In the redundant operation of general-purpose I / O devices such as all-electronic exchanges, the I / O data distribution device means 8 of the I / O matching unit means 3 and the redundant I / O devices A, B means (4, 4) In a communication system having a data transfer device between '), FIFO input selection circuit means (11) connected from the main memory means (2) via a system bus and receiving input selection of an input selection signal (W ^* ). ; FIFO memory means (7) connected with said FIFO input selection circuit means (11); FIFO output selection circuit means (12) connected to said FIFO memory means (7) for selectively outputting the output of said FIFO memory means (7); Input / output bus output selection circuit means (14) connected to said FIFO output selection circuit means (12) and receiving output selection signals (SEL1, SWL2); An input / output bus input selection circuit means (13) connected to the input / output bus output selection circuit means (14), the FIFO input selection circuit means (11) connected thereto, and receiving an input bus selection signal (SEL0); Input / output device A, B means (4, 4) connected through the input / output buses (A, B) connected between the input / output bus input selection circuit means (13) and the input / output bus output selection circuit means (14), and the transmission data is input and output. Data input and output distribution device characterized in that the connection is configured by ').

2. The apparatus according to claim 1, wherein the FIFO output selection circuit means (12) comprises: negative logical product means (u) for receiving an output request signal (W ^* , ACK0 ^* ) from the DMA control means (6); Buffer means (15) connected to said negative AND product (u) and connected to a system bus; Data buffer means (16) connected to said buffer means (15) and said FIFO memory means (16); And decode circuit means (17) connected to the data buffer means (16) and receiving a FIFO read signal (FR ^* , 0: 3) from the input / output control means (10).