JPH08106443A - Data processing system and parallel computer - Google Patents

Data processing system and parallel computer

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JPH08106443A
JPH08106443A JP6241097A JP24109794A JPH08106443A JP H08106443 A JPH08106443 A JP H08106443A JP 6241097 A JP6241097 A JP 6241097A JP 24109794 A JP24109794 A JP 24109794A JP H08106443 A JPH08106443 A JP H08106443A
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JP
Japan
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data
input
output
processor
plurality
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Application number
JP6241097A
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Japanese (ja)
Inventor
Hitoshi Matsuoka
Yasushi Tamura
仁史 松岡
靖 田村
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Abstract

PURPOSE: To improve the data transfer speed and the difference in speed between a host data processor which has a slow input/output transfer speed and an external data storage device which has a fast in speed. CONSTITUTION: A host data processor 1 is provided with a managing processor 2, plural arithmetic processors 31 -3m , and plural input/output processors 41 -4n . An input/output data buffer device 5 is equipped with a control part 6, interface adapters 71 -7n and 8, plural memories 91 -9n , and a memory 10. The managing processor 2 receives a READ instruction or WRITE instruction from an arithmetic processor and selects plural input/output processors required for data input/ output operation. Data transferred between the host data processor and external data storage device 11 are divided into plural parts, which are transferred in parallel between the selected input/output processors of the host data processor 1 and plural memories of the input/output data buffer device 5.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ホストデータ処理装置と外部データ記憶装置間のデータ転送の速度差を吸収するのに好適なデータ処理システム及び並列コンピュータに関するものである。 The present invention relates are those of the preferred data processing system and a parallel computer to absorb the speed difference between the data transfer between the host data processing apparatus and the external data storage device.

【0002】 [0002]

【従来の技術】従来、ホストコンピュータに代表されるデータ処理装置と、磁気ディスク等の外部データ記憶装置との間は直接接続しており、そのデータ転送速度は両者のうちどちらか遅い方の転送速度に制限されていた。 Conventionally, a data processing device such as a host computer, while the are directly connected to an external data storage device such as a magnetic disk, the data transfer rate transfer either slower of the two It was limited to the speed.
これの改善策としては、例えば特開平2−93849号公報に記載のように、ホストコンピュータと外部データ記憶装置との間にバッファを設ける方法がある。 The This improvement measures, for example, as described in JP-A-2-93849, there is a method of providing a buffer between a host computer and an external data storage device. これにより、ホストコンピュータと外部データ記憶装置の間のデータ転送の速度差の吸収及び外部データ記憶装置の効率的な運用が可能となる。 Thus, efficient operation of the absorption of the difference in speed between the data transfer between the host computer and the external data storage device and the external data storage device becomes possible.

【0003】 [0003]

【発明が解決しようとする課題】ところで、上記の従来技術は、ホストコンピュータ側のデータ転送速度が外部データ記憶装置よりも速いということ、及びホストコンピュータ側と外部データ記憶装置との転送パスは一つでシリアル転送を前提としている。 [SUMMARY OF THE INVENTION Incidentally, the above prior art, that the data transfer speed of the host computer side is faster than the external data storage device, and the host computer side and the transfer path between the external data storage device one One is based on the premise the serial transfer.

【0004】一方、最近のデータ処理装置の動向として並列又は超並列コンピュータが注目されている。 On the other hand, parallel or massively parallel computer has been attracting attention as recent trends in data processing devices. 超並列コンピュータの場合、1プロセッサの処理能力が抑さえられることやSCSI等の標準入出力インタフェースの採用等の点で、外部データ記憶装置との入出力転送速度の限界が予想され、高速の外部データ記憶装置が直接接続できないという問題がある。 For massively parallel computers, in terms of adoption of the standard output interface, such as that or SCSI the processing capacity of 1 processor is even suppressed, it is expected limits of the input and output transfer rate between the external data storage devices, high-speed external there is a problem that the data storage device can not connect directly.

【0005】本発明の目的は、ホストデータ処理装置に高速データ転送が可能な外部データ記憶装置を接続する場合、両機器のデータ転送の速度差を吸収し、高速なデータ転送を可能とするデータ処理システムを提供することにある。 An object of the present invention, data used to connect an external data storage device capable of high-speed data transfer to the host data processing apparatus, which absorbs the speed difference of the data transfer for both devices, which enables high-speed data transfer to provide a processing system.

【0006】本発明の他の目的は、複数のプロセッサからなる並列コンピュータにおいて、個々のプロセッサの処理能力が抑えられる場合でも外部装置と高速にデータの入出力を可能とすることにある。 Another object of the present invention is in a parallel computer comprising a plurality of processors, to enable the input and output of data to an external device and a high-speed even if the processing capability of each processor is suppressed.

【0007】 [0007]

【課題を解決するための手段】本発明のデータ処理システムは、複数の演算プロセッサ及び複数の入出力プロセッサを持つホストデータ処理装置と、外部データ記憶装置と、複数のバッファメモリを持ち、ホストデータ処理装置の間に接続される入出力データバッファ装置からなり、ホストデータ処理装置の任意演算プロセッサと外部データ記憶装置との間のデータの入出力を、データ処理装置の複数の入出力プロセッサと入出力データバッファ装置の複数のバッファメモリを使用して並列に行うことを特徴とする。 Data processing system of the present invention, in order to solve the problem] will have a host data processing system having a plurality of processors and a plurality of input-output processors, and the external data storage device, a plurality of buffer memories, host data is connected between the processing unit consists of input and output data buffer unit, the input and output of data between any processors and the external data storage device of the host data processing apparatus, a plurality of input-output processors and input of the data processing device and performing in parallel using a plurality of buffer memories of the output data buffer unit.

【0008】本発明の並列コンピュータは、各々独立に動作可能な複数の演算プロセッサと複数の入出力プロセッサ、及び、演算プロセッサが外部装置との間で入出力するデータの分割数及び該分割数分の使用可能な入出力プロセッサを決定する管理プロセッサを具備し、任意の演算プロセッサが外部装置との間で入出力するデータを複数に分割し、複数の入出力プロセッサを使用して並列に入出力することを特徴とする。 [0008] parallel computer of the present invention, each plurality of processors that can operate independently and a plurality of input-output processors, and the division number of the data processors to input and output between the external device and the number of divisions of comprising a management processor for determining the available output processor divides the data to be input and output between any processors external device into a plurality of input and output in parallel using a plurality of input-output processor characterized in that it.

【0009】 [0009]

【作用】ホストデータ処理装置の或る演算プロセッサが外部データ記憶装置からデータの読み込みを行う場合、 [Action] When a certain processors of the host data processing device reads the data from the external data storage device,
外部データ記憶装置から入出力データバッファ装置に転送されたデータは、複数のデータに分割されて、各々、 Data transferred from the external data storage device to the input-output data buffer unit is divided into a plurality of data, each
複数のバッファメモリに格納される。 It is stored in a plurality of buffer memories. これら複数のバッファメモリの各分割されたデータは、ホストデータ処理装置の複数の入出力プロセッサに並列に転送され、当該演算プロセッサに読み込まれる。 Each divided data of the plurality of buffer memories are transferred in parallel to a plurality of input-output processor of the host data processing device, it is read into the arithmetic processor. 同様に、ホストデータ処理装置の或る演算プロセッサから外部データ記憶装置へデータの書き込むを行う場合は、該データが複数に分割され、各々、複数の入出力プロセッサから並列に入出力データバッファ装置に転送されて、一旦複数のバッファメモリに格納され、それらのデータが統合されて外部データ記憶装置に転送される。 Similarly, if from one arithmetic processor of the host data processing apparatus performs writing of data to an external data storage device, the data is divided into a plurality, respectively, to the output data buffer device in parallel from a plurality of input-output processors is transferred is temporarily stored in a plurality of buffer memories, these data are transferred are integrated in the external data storage device.

【0010】 [0010]

【実施例】以下、本発明の一実施例を図面により具体的に説明する。 EXAMPLES The following is a more detailed description of the drawings An embodiment of the present invention.

【0011】図1は、本発明のデータ処理システムの一実施例の全体構成図である。 [0011] Figure 1 is an overall configuration diagram of an embodiment of a data processing system of the present invention. 図1において、ホストデータ処理装置1は並列コンピュータで、管理プロセッサ2、複数の演算プロセッサ3 1 〜3 m 、複数の入出力プロセッサ4 1 〜4 nからなり、各プロセッサはデータ伝送路12で接続され、プロセッサ間で相互にデータ転送が可能となっている。 In Figure 1, the host data processing apparatus 1 in the parallel computer, the management processor 2, a plurality of arithmetic processors 3 1 to 3 m, a plurality of input-output processor 4 1 to 4 n, each processor connected by data transmission line 12 It is has become possible to mutually transfer data between processors. 管理プロセッサ2は演算プロセッサ3 Management processor 2 processors 3
1 〜3 m及ひ入出力プロセッサ4 1 〜4 nの動作を管理し、 1 to 3 m及Hi manage the operation of the input-output processor 4 1 to 4 n,
該管理プロセッサ2の制御下で、各演算プロセッサ及び各入出力プロセッサがそれぞれ独立に動作する。 Under the control of the management processor 2, the arithmetic processor and the input-output processor operates independently. なお、 It should be noted that,
管理プロセッサ数と入出力プロセッサ数は同じである必要はない。 Number of input and output processor and the number of management processor need not be the same. また、演算プロセッサ3 1 〜3 mのいずれかが管理プロセッサを兼ねてもよい。 Further, any of the processors 3 1 to 3 m may also serve as a management processor.

【0012】入出力データバッファ装置5は制御部6、 [0012] the input-output data buffer unit 5 control unit 6,
複数のインタフェースアダプタ7 1 〜7 n 、インタフェースアダプタ8、メモリ(バッファメモリ)9 1 〜9 n 、メモリ10からなる。 A plurality of interface adapters 7 1 to 7-n, the interface adapter 8, a memory (buffer memory) 9 1 to 9 n, of memory 10. インタフェースアダプタ7 1 〜7 n Interface adapter 7 1 ~7 n,
及びメモリ9 1 〜9 n及びはホストデータ処理装置1の入出力プロセッサ4 1 〜4 nに対応して設けられ、入出力プロセッサ4 1 〜4 nとインタフェースアダプタ7 1 〜7 nとはそれぞれデータ伝送路13 1 〜13 nを介して個別に接続されている。 And a memory 9 1 to 9 n and is provided corresponding to the input-output processor 4 1 to 4 n host data processing apparatus 1, the input-output processor 4 1 to 4 n and the interface adapter 7 1 to 7-n, respectively from the data They are connected individually via the transmission path 13 1 to 13 n. 一方、インタフェースアダプタ8はデータ伝送路14を介して外部データ記憶装置11と接続されている。 On the other hand, the interface adapter 8 is connected to an external data storage device 11 via the data transmission line 14. メモリ10は少なくともメモリ9 1 〜9 nのトータルの記憶容量を有し、メモリ9 1 〜9 nとデータの分配/統合を行う。 Memory 10 has a total storage capacity of at least the memory 9 1 to 9 n, performs distribution / integration of the memory 9 1 to 9 n and data. 制御部6は、該入出力データバッファ装置5の全体の制御、メモリ9 1 〜9 n及びメモリ10の書込み/読出し動作の制御を行う。 Control unit 6, overall control of the input output data buffer unit 5, and controls the write / read operation of the memory 9 1 to 9 n and the memory 10.

【0013】以下に、図1の構成において、ホストデータ処理装置(並列コンピュータ)1のある演算プロセッサ3 iが外部データ記憶装置11からデータを読み込む場合の動作(READ動作)、逆にデータ外部記憶装置11へデータを書き込む場合の動作(WRITE動作) [0013] Hereinafter, the configuration of FIG. 1, the operation of the case where the arithmetic processor 3 i with host data processor (parallel computer) 1 reads the data from the external data storage device 11 (READ operation), contrary to data external storage operation when the apparatus 11 writes the data (wRITE operation)
を説明する。 It will be described.

【0014】図2は、ホストデータ処理装置1の演算プロセッサ3 iが外部データ記憶装置11からデータを読み込む場合のデータ転送処理手順を示すシーケンス図である。 [0014] Figure 2 is a sequence diagram illustrating a data transfer procedure in the case where the arithmetic processor 3 i of the host data processing apparatus 1 reads the data from the external data storage device 11.

【0015】データ処理装置1の演算プロセッサ3 iが外部データ記憶装置11からデータを読み込む場合、演算プロセッサ3 iは、管理プロセッサ2に対しREAD [0015] If the arithmetic processor 3 i of the data processing apparatus 1 reads the data from the external data storage device 11, the arithmetic processor 3 i is, READ to the management processor 2
命令を発行する。 To issue the instruction. これを受けて管理プロセッサ2は、外部データ記憶装置11との入出力処理で使用する1あるいは複数の入出力プロセッサを選択し、その入出力プロセッサの数及び入出力プロセッサの番号をREAD命令に追加指定する。 Management processor 2 receives this, select one or more input-output processor for use in input and output processing with external data storage device 11, adding the number of the number and the input-output processor of the input-output processor READ instruction specify. 図3は、READ命令のフォーマットの一例を示す図である。 Figure 3 is a diagram showing an example of the format of a READ command. 該命令フォーマットは、REA Instruction format, REA
D命令コマンドヘッド301、転送元プロセッサ番号3 D instruction command head 301, the transfer source processor number 3
02、転送先装置番号303、入出力プロセッサ数30 02, the transfer destination device number 303, the input-output processor number 30
4、入出力プロセッサ番号305、READデータ指定506から構成される。 4, composed of the input-output processor number 305, READ data designated 506. このうち、入出力プロセッサ数304及び入出力プロセッサ番号305が、管理プロセッサ2で追加指定される情報である。 Of these, the input-output processor number 304 and the input-output processor number 305 is information that is added designated by the management processor 2. 即ち、管理プロセッサ2では、読み込むデータ量、1つの入出力プロセッサのデータ転送速度、相手外部データ記憶装置11のデータ転送速度などから入出力プロセッサ数304を決定し、この数だけの入出力プロセッサを、入出力プロセッサ4 1 〜4 n内の使用中でないものから選択して入出力プロセッサ番号305に設定する。 That is, the management processor 2, the amount of data read, data transfer rate of a single input-output processor, to determine the input-output processor number 304 from such data transfer rate of the counterpart external data storage device 11, the input-output processor of this number only , it sets the input-output processor number 305 selected from those not in use the input-output processor 4 within one to 4 n. ここでは、選択された入出力プロセッサを4 1 〜4 kとする。 Here, the 4 1 to 4 k input and output processor selected. 転送元プロセッサ番号302はREAD命令を発行した演算プロセッサ3 Transfer source processor number 302 processors 3 which has issued the READ command
iの番号を示す。 It shows the i number of. 転送先装置番号303は、READ命令送出先である外部データ記憶装置11に定義された番号である。 Transfer destination device number 303 is a number that is defined in the external data storage device 11 is a READ command transmission destination. また、READデータ指定506は、外部データ記憶装置11に読み込むデータを指示するための情報(開始アドレス、転送データ量など)である。 Further, READ data specification 506 is information for instructing data to be read to the external data storage device 11 (start address, transfer data amount, etc.).

【0016】管理プロセッサ2は、選択した入出力プロセッサ4 1 〜4 kの一つ(ここでは4 1とする)に対してREAD命令を転送する。 The management processor 2 transfers the READ command for one input-output processor 4 1 to 4 k selected (here, 4 1). 入出力プロセッサ4 1は、そのREAD命令をデータ伝送路13 1を介して、入出力データバッファ装置5に転送する。 The input-output processor 4 1, the READ instruction via the data transmission line 13 1 is transferred to the output data buffer unit 5. 入出力データバッファ装置5は、転送されたREAD命令をそのままインタフェースアダプタ7 1 、メモリ9 1 、メモリ10、インタフェースアダプタ8、データ伝送路14を介して外部データ記憶装置11に転送する。 Output data buffer device 5 transfers the READ command that has been transferred directly interface adapter 71, the memory 9 1, memory 10, interface adapter 8, the external data storage device 11 via the data transmission line 14.

【0017】READ命令を受けた外部データ記憶装置11は、指定されたデータを読み出し、入出力データバッファ装置5に転送する。 The external data storage device 11 which has received the READ instruction reads the designated data is transferred to the output data buffer unit 5. この転送データには、REA The transfer data, REA
D命令で指定された入出力プロセッサ数及び番号が付加されている。 D specified in the instruction the input-output processor number and number is added. 図4は、外部データ記憶装置11から転送されるデータのフォーマットの一例を示す図である。 Figure 4 is a diagram showing an example of the format of data transferred from the external data storage device 11. 該データフォーマットはデータ転送ヘッダ401、転送先プロセッサ番号402、転送元装置番号403、入出力プロセッサ数404、入出力プロセッサ番号405、データ本体406から構成される。 The data format data transfer header 401, the destination processor number 402, the transfer source device ID 403, the input-output processor number 404, the input-output processor number 405, and a data main body 406.

【0018】外部データ記憶装置11からデータを転送された入出力データバッファ装置5は、一旦、該データをメモリ10に格納した後、制御部6の制御下で、メモリ10からデータを読み出し、該データに付加された入出力プロセッサ数404及び入出力プロセッサ番号40 The external data storage device 11 output data buffer device 5 which is transferring data from, once, after storing the data in the memory 10, under control of the control section 6 reads out data from the memory 10, the the number output processor attached to the data 404 and the input-output processor number 40
5に従い、入出力プロセッサ4 1 〜4 kに対応するメモリ9 1 〜9 kに、該データを分割して格納する。 According 5, the memory 9 1 to 9 k corresponding to the input-output processor 4 1 to 4 k, and stores the dividing the data. 次に、入出力データバッファ装置5は、制御部6の制御下で、メモリ9 1 〜9 kからデータを並列に読み出し、インタフェースアダプタ7 1 〜7 k 、データ伝送路13 1 〜13 kを介して、ホストデータ処理装置1の指定された複数の入出力プロセッサ4 1 〜4 kに並列に転送する。 Then, output data buffer device 5, under control of the control section 6 reads out data from the memory 9 1 to 9 k in parallel, via the interface adapter 7 1 to 7-k, the data transmission path 13 1 to 13 k Te is transferred in parallel to a plurality of input-output processor 4 1 to 4 k specified host data processing apparatus 1. 図5は、入出力データバッファ装置5からホストデータ処理装置1の各入出力プロセッサ4 1 〜4 kに転送されるデータのフォーマットの一例を示す図である。 Figure 5 is a diagram showing an example of the format of data transferred from the input-output data buffer unit 5 to the input-output processor 4 1 to 4 k of host data processing apparatus 1. 該データフォーマットはデータ転送ヘッダ501、転送先プロセッサ番号50 The data format data transfer header 501, the destination processor number 50
2、転送元装置番号503、分割データ番号504、分割データ本体505から構成される。 2, and a transfer source device ID 503, the divided data number 504, divided data body 505. ここで、分割データ番号504は分割されたデータの順序を示す番号であり、これにより分割されたデータの順序性が保証される。 Here, the divided data number 504 is a number indicating the order of the divided data, thereby the order of the divided data is ensured.

【0019】入出力データバッファ装置5からデータを転送されたホストデータ処理装置1の入出力プロセッサ4 1 〜4 kは、それぞれ該データ(分割データ)を管理プロセッサ2に転送する。 The input-output processor 4 1 to 4 k of host data processing apparatus 1 transferred data from the output data buffer unit 5, respectively transfers the data (divided data) to the management processor 2. 管理プロセッサ2は、入出力プロセッサ4 1 〜4 kからそれぞれ分割データを受信した後、その分割データ番号504にもとづいてデータを統合し、READ命令発行元の演算プロセッサ3 iに転送する。 Management processor 2, after receiving the divided data respectively from the input-output processor 4 1 to 4 k, integrating data based on the divided data number 504, and transfers the READ command issuer processors 3 i.

【0020】図6は、ホストデータ処理装置1の演算プロセッサ3 iが外部データ記憶装置11へデータを書き込む場合のデータ転送処理手順を示すシーケンス図である。 [0020] FIG. 6 is a sequence diagram illustrating a data transfer procedure in the case where the arithmetic processor 3 i of the host data processing apparatus 1 writes data to an external data storage device 11.

【0021】ホストデータ処理装置1の演算プロセッサ3 iが外部データ記憶装置11へデータを書き込む場合、演算プロセッサ3 iは管理プロセッサ2に対しWR [0021] If the arithmetic processor 3 i of the host data processing apparatus 1 writes data to an external data storage device 11, to the arithmetic processor 3 i the management processor 2 WR
ITE命令を発行する。 To issue the ITE instruction. 図7は、WRITE命令のフォーマットの一例を示す図である。 Figure 7 is a diagram showing an example of the format of a WRITE instruction. 該命令フォーマットはWRITE命令コマンドヘッダ701、転送元プロセッサ番号702、転送元装置番号703、データ本体70 Instruction format WRITE instruction command header 701, the source processor number 702, the transfer source device ID 703, the data body 70
4から構成される。 4 consists of.

【0022】WRITE命令を受けた管理プロセッサ2 [0022] The management has received the WRITE command processor 2
は、外部データ記憶装置11にデータを転送するのに使用する1つあるいは複数の入出力プロセッサを選択する。 Selects one or more input-output processor is used to transfer data to an external data storage device 11. ここでは、入出力プロセッサ4 1 〜4 kを選択するとする。 Here, by selecting the input-output processor 4 1 to 4 k. なお、選択の基準はREAD命令の場合と同様である。 The reference of selection is the same as in the case of READ commands. 管理プロセッサ2は、選択した入出力プロセッサの数にデータを分割して、WRITE命令を各入出力プロセッサ4 1 〜4 kに転送する。 Management processor 2 divides the data on the number of input-output processors selected, and transfers the WRITE command to the input-output processor 4 1 to 4 k. 図8は、管理プロセッサ2から各入出力プロセッサ4 1 〜4 kに発行されるWRI Figure 8 is issued from the management processor 2 to the input-output processor 4 1 to 4 k WRI
TE命令のフォーマットの一例を示す図である。 Is a diagram illustrating an example of the format of TE instruction. 該命令フォーマットはWRITE命令コマンドヘッダ801、 Instruction format WRITE instruction command header 801,
転送元プロセッサ番号802、転送先装置番号803、 Transfer source processor number 802, transfer destination device number 803,
分割データ番号804、分割データ本体805から構成される。 Divided data number 804, and a divided data body 805. 各入出力プロセッサ4 1 〜4 kは管理プロセッサ2から受け取ったWRITE命令を、データ伝送路13 Each input-output processor 4 1 to 4 k is the WRITE command received from the management processor 2, a data transmission path 13
1 〜13 kを介して入出力データバッファ装置5に対し並列に転送する。 Via 1 to 13 k transfers in parallel to input and output data buffer device 5.

【0023】入出力データバッファ装置5は、ホストデータ処理装置1の入出力プロセッサ4 1 〜4 kから転送された各分割データをインタフェースアダプタ7 1 〜7 kを介して並列にメモリ9 1 〜9 nに格納する。 The output data buffer device 5, the memory 91 to 93 each divided data transferred from the input-output processor 4 1 to 4 k of host data processing apparatus 1 in parallel via the interface adapter 7 1 to 7-k and stores it in the n. 次に、入出力データバッファ装置5は、制御部6の制御下で、該メモリ9 1 〜9 nの各分割データを読み出し、WRITE命令の分割データ番号にもとづいて統合してメモリ10に格納後、該メモリ10から読み出し、インタフェースアダプタ8、データ伝送路14を介して、外部データ記憶装置11へ転送を行う。 Then, output data buffer device 5, under control of the control unit 6 reads out the divided data of the memory 9 1 to 9 n, after storage integrated based on the divided data number of WRITE instructions in the memory 10 , read from the memory 10, the interface adapter 8, through the data transmission line 14, and transfers to the external data storage device 11. その時のデータのフォーマットは、図7に示したものを用いればよい。 The format of the data at that time, may be used as shown in FIG.

【0024】以上、説明したように、図1の構成のデータ処理システムによれば、ホストデータ処理装置(並列コンピュータ)1は、複数の入出力プロセッサ4 1 〜4 n [0024] As described above, according to the data processing system configuration FIG. 1, the host data processor (parallel computer) 1, a plurality of input-output processor 4 1 to 4 n
を用いて、入出力データバッファ装置5との間で並列にデータの入出力を行うので、データ転送の高速化を図ることが可能になる。 With, since the input and output of data in parallel between the input and output data buffer unit 5, it is possible to increase the speed of data transfer. また、該ホストデータ処理装置1の個々の入出力プロセッサ4 1 〜4 nの転送速度が遅く、これに対してデータ外部記憶装置11の転送速度が速い場合でも、該ホストデータ処理装置1とデータ外部記憶装置11との間に設けた入出力データバッファ装置5により、データ転送の速度差を吸収することができる。 Further, the host data processing apparatus 1 of each of the input-output processor 4 1 slow to 4 n transfer rate, even if the data transfer rate external storage device 11 is high In contrast, the host data processing apparatus 1 and the data the output data buffer device 5 is provided between the external storage device 11, it is possible to absorb the speed difference between the data transfer.

【0025】なお、本発明は図示の実施例に限定されるものではなく、次のように変更して実施することもできる。 [0025] The present invention is not limited to the illustrated embodiment, it can be practiced with modification as follows. 例えば、外部データ記憶装置11に識別番号を持たせ、入出力データバッファ装置5に外部データ記憶装置11用のメモリ10を複数設けることにより、入出力データバッファ装置5に複数台の外部データ記憶装置11 For example, an external data storage device 11 to to have an identification number, by the memory 10 for the external data storage device 11 providing a plurality in the output data buffer unit 5, a plurality of external data storage device to the input-output data buffer unit 5 11
の接続を可能とすることができる。 It is possible to enable the connection. また、ホストデータ処理装置1、入出力データバッファ装置5、外部データ記憶装置11を接続するデータ伝送路は、LAN、WA The host data processing apparatus 1, input-output data buffer unit 5, a data transmission path for connecting an external data storage device 11, LAN, WA
N等の様々な形態のネットワークを適用することも可能である。 It is also possible to apply various forms of network N and the like.

【0026】 [0026]

【発明の効果】以上、説明したように、本発明のデータ処理システムによれば、ホストデータ処理装置の各入出力プロセッサの転送速度が遅くても、複数の入出力プロセッサに対応する複数のバッファメモリを持つ入出力データバッファ装置を用いることにより、高速の外部データ記憶装置を接続することができる。 Effect of the Invention] As described above, according to the data processing system of the present invention, even if slow transfer rate for each input and output processor of the host data processing apparatus, a plurality of buffers corresponding to a plurality of input-output processor by using the input-output data buffer unit having a memory, it is possible to connect a high-speed external data storage device. また、ホストデータ処理装置に用いる並列コンピュータは、複数の入出力プロセッサで外部装置と並列にデータの入出力を行うことにより、データ入出力の高速化を図ることができる。 Further, the parallel computer used for the host data processing apparatus, by performing input and output of data in parallel with the external device by a plurality of input-output processors, it is possible to increase the speed of data input and output.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例のデータ処理システムの構成図である。 1 is a configuration diagram of a data processing system according to an embodiment of the present invention.

【図2】図1で、ホストデータ処理装置が外部データ記憶装置からデータを読み込む場合のデータ転送処理シーケンスを示す図である。 In Figure 2 Figure 1 illustrates a data transfer processing sequence when the host data processor reads data from the external data storage device.

【図3】READ命令のフォーマットの一例を示す図である。 3 is a diagram showing an example of the format of the READ command.

【図4】外部データ記憶装置がデータを転送する場合のデータフォーマットの一例を示す図である。 [4] The external data storage device is a diagram showing an example of a data format when transferring data.

【図5】入出力データバッファ装置がホストデータ処理装置に分割されたデータを転送する場合のデータフォーマットの一例を示す図である。 [5] output data buffer unit is a diagram showing an example of a data format when transferring the data divided into the host data processing apparatus.

【図6】図1で、ホストデータ処理装置が外部データ記憶装置へデータを書き込む場合のデータ転送処理シーケンスを示す図である。 In FIG. 6 FIG. 1 is a diagram showing a data transfer processing sequence when the host data processor writes data to an external data storage device.

【図7】演算プロセッサが管理プロセッサに転送するW [7] W the arithmetic processor is transferred to the management processor
RITE命令のフォーマットの一例を示す図である。 Is a diagram illustrating an example of the format of RITE instructions.

【図8】演算プロセッサが入出力プロセッサに転送するWRITE命令のフォーマットの一例を示す図である。 8 is a diagram showing an example of a format of WRITE instruction processors are transferred to the input-output processor.

【符号の説明】 1 ホストデータ処理装置(並列コンピュータ) 2 管理プロセッサ 3 1 〜3 m演算プロセッサ 4 1 〜4 n入出力プロセッサ 5 入出力データバッファ装置 6 制御部 7 1 〜7 n 、8 インタフェースアダプタ 9 1 〜9 nバッファメモリ 10 外部データ記憶装置 [Reference Numerals] 1 host data processing device (a parallel computer) 2 management processor 3 1 to 3 m arithmetic processor 4 1 to 4 n output processor 5 output data buffer unit 6 control unit 7 1 to 7-n, 8 Interface Adapter 9 1 to 9 n buffer memory 10 external data storage device

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数の演算プロセッサと複数の入出力プロセッサを持つホストデータ処理装置と、外部データ記憶装置と、複数のバッファメモリを持ち、前記ホストデータ処理装置と前記外部データ記憶装置を相互に接続する入出力データバッファ装置とからなり、 前記ホストデータ処理装置の任意演算プロセッサと前記外部データ記憶装置との間で入出力するデータを複数に分割し、前記ホストデータ処理装置の複数の入出力プロセッサと前記入出力データバッファ装置の複数のバッファメモリとの間で並列に転送することを特徴とするデータ処理システム。 And 1. A host data processing system having a plurality of processors and a plurality of input-output processors, and the external data storage device has a plurality of buffer memories, each other the said host data processor external data storage device consists of a input-output data buffer unit to be connected, by dividing the data to be input and output between any processors to the external data storage device of the host data processing system into a plurality, a plurality of input and output of the host data processing system data processing system, characterized in that the transfer in parallel between a plurality of buffer memory of the processor and the input-output data buffer unit.
  2. 【請求項2】 請求項1記載のデータ処理システムにおいて、前記ホストデータ処理装置は、演算プロセッサからのデータ入出力要求に応じ、当該演算プロセッサと前記外部データ記憶装置との間で入出力するデータの分割数及び該分割数分の使用可能な入出力プロセッサを決定する管理プロセッサを有することを特徴とするデータ処理システム。 2. The method of claim 1, wherein the data processing system, said host data processing apparatus, according to the data input-output requests from the processors, data input and output between the and the arithmetic processor external data storage device the data processing system characterized by having a management processor which determines the number of divisions and the available output processor of the number of divisions.
  3. 【請求項3】 各々独立に動作可能な複数の演算プロセッサと複数の入出力プロセッサ、及び、演算プロセッサが外部装置との間で入出力するデータの分割数及び該分割数分の使用可能な入出力プロセッサを決定する管理プロセッサを具備し、任意の演算プロセッサが外部装置との間で入出力するデータを複数に分割し、複数の入出力プロセッサを使用して並列に入出力することを特徴とする並列コンピュータ。 3. A plurality of processors operable independently and a plurality of input-output processors, and the arithmetic processor is the division number of data input and output and the number of divisions of available input with an external device comprising a management processor for determining an output processor, and characterized in that any of the operational processor divides the data to be inputted from or outputted to the external device into a plurality of input and output in parallel using a plurality of input-output processor parallel computer.
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