KR930006499Y1

KR930006499Y1 - Latching circuit by dfc code

Info

Publication number: KR930006499Y1
Application number: KR2019870024420U
Authority: KR
Inventors: 김영철
Original assignee: 주식회사 금성사; 최근선
Priority date: 1987-12-31
Filing date: 1987-12-31
Publication date: 1993-09-24
Also published as: KR890015515U

Abstract

내용 없음.No content.

Description

Color designation latch circuit by DFC code

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 고안의 회로도.2 is a circuit diagram of the present invention.

제3도는 본 고안의 스크린 버퍼의 코드구성표.3 is a code diagram of the screen buffer of the present invention.

제4도는 본 고안의 DFC의 제어표.4 is a control table of the DFC of the present invention.

제5도는 본 고안의 타이밍 챠트.5 is a timing chart of the present invention.

제6도는 본 고안 스트림 버퍼의 DFC 셀 구성도.6 is a block diagram of a DFC cell of a stream buffer of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 화면 버퍼램 2 : 멀티 플렉서1: screen buffer RAM 2: multiplexer

3, 4 : D플립플롭 5 : 색상 제어 롬3, 4: D flip-flop 5: color control ROM

6 : CRT콘트롤러6: CRT Controller

본 고안은 색상 어트리뷰트(ATTRIBUTE)에 관한 것으로 특히 어트리뷰트 램을 사용하지 않으면서 필드 어트리뷰트를 구현하기에 적합한 DFC(DEFINE FOELD CHARACTER)코드에 의한 색지정 래치 회로에 관한 것이다.The present invention relates to a color attribute (ATTRIBUTE), and more particularly to a color designated latch circuit by a DFC (DEFINE FOELD CHARACTER) code suitable for implementing a field attribute without using an attribute RAM.

종래의 색지정 회로는 제1도에 도시하고 있는 바와 같이 CRT콘트롤러(11)에 따른 어트리뷰트램(12)과 화면버퍼램(13)의 각각의 출력이 색상 제어롬(14)와 문자발생롬(15)을 통하여 비디오 합성회로(16)를 통하여 CRT화면(17)으로 출력되게 구성된다.In the conventional color designation circuit, as shown in FIG. 1, the outputs of the attribute ram 12 and the screen buffer ram 13 according to the CRT controller 11 are divided into the color control ROM 14 and the character generating ROM ( 15) to the CRT screen 17 through the video synthesizing circuit 16.

이러한 회로의 동작을 설명하면, 화면 버퍼램(13)의 용량과 같은 어트리뷰트램(12)를 사용하여 1문자당 R,G,B,i의 4비트가 할당되게 한다.The operation of such a circuit is described so that 4 bits of R, G, B, and i are allocated per character using the attribute RAM 12 equal to the capacity of the screen buffer RAM 13.

화면버퍼램(13)의 데이터는 문자 발생롬(15)의 어드레스로 입력이 되며 어트리뷰트램(12)의 색상 데이터는 1문자당 4비트로 되어 색상 제어롬(14)에 입력되어, 문자발생롬(15)의 폰트(FONT)출력과 색상제어롬(14)의 출력이 비디오 합성회로(16)에 조합된 후 CRT화면으로 출력된다.The data of the screen buffer 13 is input to the address of the character generator ROM 15, and the color data of the attribute RAM 12 is input to the color control ROM 14 at 4 bits per character and is inputted to the character generator ROM ( The font (FONT) output of 15) and the output of the color control ROM 14 are combined with the video synthesizing circuit 16 and then output to the CRT screen.

그러나 어트리뷰트 램을 사용하여 색상을 구현하기 때문에 화면 버퍼의 용량과 같은 크기의 메모리가 상용되어야만 하고, 16비트의 CPU를 사용할 때 화면 버퍼의 데이터와 어트리뷰트의 데이터를 시스템 버스를 통해 2번 로딩해 주어야 하는 문제가 있게 된다.However, because colors are implemented using attribute RAM, memory with the same size as the screen buffer must be used. When using a 16-bit CPU, the data in the screen buffer and the attribute data must be loaded twice through the system bus. There is a problem.

본 고안은 이와 같은 점을 감안하여 안출한 것으로 어트리뷰트램 없이도 색상을 구현할 수 있으면서 16비트 CPU 사용시 화면 버퍼와 어트리뷰트간의 데이터를 2번씩 로딩해야 하는 문제점을 해소할 수 있는 DFC코드에 의한 색지정회로를 제공하려는데 그 본래의 목적이 있다.The present invention has been devised in consideration of the above-mentioned problems. A color designation circuit using a DFC code can solve the problem of loading the data between the screen buffer and the attribute twice when using a 16-bit CPU, while implementing colors without an attribute. Its purpose is to provide it.

이하 첨부도면에 따라 본 고안의 구성을 설명한다.Hereinafter, the configuration of the present invention according to the accompanying drawings.

제2도에 도시한 바와 같이 CRT 콘트롤러(6)에 의한 화면버퍼램(1)의 데이터(D₁₅)(최상위 비트)를 멀티플렉서(2)의 셀렉트단(S)으로 인가하는 디스플레이 타임(DISPLAY TIME) 신호와 함께 앤드 게이트(101)를 통하여, 수평동기신호(HSYNC-2P)와 함께 오어게이트(102)를 거쳐 D플립플롭(3)의 트리거단(T)으로 입력되게 연결하고, 상기 화면버퍼램(1)의 데이터(D₁₁-D₁₄)는 멀티플렉서(2)의 단자(A₁-D₁)로 입력되게 연결하며, 상기 멀티플렉서(2)의 출력(UA-UD)은 D플립플롭(3)의 단자(DA-DD)로 입력되게 연결한다.As shown in FIG. 2, a display time for applying data D ₁₅ (most significant bit) of the screen buffer ram 1 by the CRT controller 6 to the select terminal S of the multiplexer 2 (DISPLAY TIME) ) Is connected to the trigger terminal T of the D flip-flop 3 through the or gate 102 together with the horizontal synchronization signal HSYNC-2P through the AND gate 101, and the screen buffer. The data D ₁₁ -D ₁₄ of the RAM 1 are connected to the terminals A ₁ -D _{1 of} the multiplexer 2, and the output UA-UD of the multiplexer 2 is a D flip-flop ( 3) Connect it to input terminal (DA-DD).

또한 상기 D플립플롭(3)의 출력(1Q-4Q)는 D플립플롭(4)의 입력단(DA-DD)과 색상 제어롬(5)의 (R,G,B,i)로 입력되게 연결하고 1문자 최후 라스트(ENDRAST)와 수평동기신호(HSYNC-1P)는 앤드게이트(103)를 통하여 D플립플롭(4)의 트리거단(T)는 입력되게 연결하며, 수직동기신호(VSYNC-PO)는 D플립플롭(4)의 리세트단(RESET)으로 인가되게 연결하고, D플립플롭(4)의 출력(1Q-4Q)는 멀티플렉서의 단자(A₀-D₀)로 입력되게 연결 구성한다.Also, the outputs 1Q-4Q of the D flip-flop 3 are connected to the input terminal DA-DD of the D flip-flop 4 and to the (R, G, B, i) of the color control ROM 5. 1-character last last (ENDRAST) and the horizontal synchronization signal (HSYNC-1P) is connected to the trigger terminal (T) of the D flip-flop (4) through the AND gate 103, and the vertical synchronization signal (VSYNC-PO) ) Is connected to be applied to the reset terminal (RESET) of the D flip-flop (4), the output (1Q-4Q) of the D flip-flop (4) is connected to the terminals (A _0- D ₀ ) of the multiplexer do.

이와 같이 구성되는 본 고안의 작용 및 효과를 설명한다.The operation and effects of the present invention configured as described above will be described.

제3도에 도시한 화면버퍼의 코드 구성에서 나타나는 바와 같이 화면버퍼램(1)의 최상위 비트(D₁₅)가 "0"이면 문자 코드이고, "1"이면 DFC코드가 된다.As shown in the code configuration of the screen buffer shown in FIG. 3, the most significant bit D ₁₅ of the screen buffer RAM 1 is a character code, and a " 1 " is a DFC code.

우선 상기 최상위 비트(D₁₅)가 DFC 코드가 아닐 경우, 즉, 최상위 비트(D₁₅)가 "0"일때는 D플립플롭(3,4)의 출력을 로우레벨이 된다.First, when the most significant bit (D ₁₅ ) is not a DFC code, that is, when the most significant bit (D ₁₅ ) is "0", the output of the D flip-flops 3 and 4 goes low.

따라서 DFC코드 (D₁₅)의 로우레벨이므로 앤드게이트(101)의 출력은 로우레벨이 되며, D플립플롭(3)의 출력은 수평동기신호(HSYNC-2P)에 의해 트리거된다.Therefore, since the low level of the DFC code D ₁₅ , the output of the AND gate 101 becomes low level, and the output of the D flip-flop 3 is triggered by the horizontal synchronizing signal HSYNC-2P.

제5도에서와 같이 수평동기신호(HSYNC-2P)에 의해 멀티플렉서(2)의 D플립플롭(3)의 입력에 트리거될 때는 디스플레이 타임(DISPLAY TIME)이 아니기 때문에, 멀티플렉서(2)의 셀렉트단자(S)는 로우레벨이어서 D플립플롭(4)의 출력이 D플립플롭(3)에 트리거 되므로, DFC 코드가 아닐때는 항상 D플립플롭(3)에 트리거되므로, DFC 코드가 아닐 때는 항상 D플립플롭(3)의 초기값이 색상제어롬(5)의 어드레스로 된다.As shown in FIG. 5, when triggered at the input of the D flip-flop 3 of the multiplexer 2 by the horizontal synchronizing signal HSYNC-2P, the select terminal of the multiplexer 2 is not a display time. Since (S) is low level, the output of the D flip-flop (4) is triggered on the D flip-flop (3), so it is always triggered on the D flip-flop (3) when not in the DFC code, and therefore always D flip when not in the DFC code. The initial value of the flop 3 becomes the address of the color control ROM 5.

다음 DFC 코드일 경우 즉 최상위비트(D₁₅)가 "1"일 경우 화면버퍼램(1)의 데이터(D₁₁-D₁₅)(제4도에 도시한 바와 같이 D₁₄,D₁₃,D₁₂,D₁₁은 각각 R,G,B가 됨.)가 D플립플롭(3)에 트리거 되어 원하는 색상의 데이터가 D플립플롭(3)에 래치되어 색상 제어롬(5)의 어드레스로 입력된다.In the case of the next DFC code, that is, when the most significant bit (D ₁₅ ) is "1", the data (D ₁₁ -D ₁₅ ) of the screen buffer RAM 1 (D ₁₄ , D ₁₃ , D ₁₂ as shown in FIG. 4). , D ₁₁ becomes R, G, and B, respectively.) Is triggered by the D flip flop 3 so that data of a desired color is latched by the D flip flop 3 and input to the address of the color control ROM 5.

D플립플롭(3)에 래치된 데이터는 다음 DFC 코드가 올 때까지 계속 이 데이터를 유지해야 하므로 제6도에서와 같이 3번째 로우(ROW)에서 DFC가 세트되어 있으면 4번째 로우에서도 이 데이터를 유지하고 있어야만 되기 때문에, 3번째 로우의 최후라스트(RAST)와 수평동기신호(HSYNC-1P)신호에 의헤 D플립플롭(4)가 트리거된다.The data latched on the D flip-flop (3) must continue to hold this data until the next DFC code, so if the DFC is set in the 3rd row as shown in Figure 6, the 4th row is also retained. Since it must be held, the D flip-flop 4 is triggered by the last last RAST and the horizontal synchronizing signal HSYNC-1P of the third row.

이 때, 제5도에 도시한 바와 같이, 멀티플렉서(2)의 셀렉트 단자(S)가 로우레벨 상태이므로 멀티플렉서(2)의 단자(A₀-D₀)가 선택되어 D플립플롭(4)에 래치된 데이터가 제5도에 도시한 것처럼 수평동기신호(HSYNC-1P)보다 1문자 클럭이 늦은 수평동기신호(HSYNC-2P)에 의해 D플립플롭(4)에 래치되어 다음 DFC 코드가 세트될 때까지 색상 데이터를 유지하게 되는 것이다.At this time, as shown in FIG. 5, since the select terminal S of the multiplexer 2 is in the low level state, the terminals A ₀ -D ₀ of the multiplexer 2 are selected to the D flip-flop 4. The latched data is latched to the D flip-flop 4 by the horizontal synchronizing signal HSYNC-2P, which is one character later than the horizontal synchronizing signal HSYNC-1P, as shown in FIG. 5 to set the next DFC code. Until you maintain the color data.

이상에서 설명한 바와 같은 본 고안은 어트리뷰트램을 사용하지 않고 색상을 구현할 수 있는 것이며, 16비트의 CPU 사용시 화면 버퍼의 데이터와 어트리뷰트램의 데이터를 시스템 버스를 두번씩 로딩해야 하는 문제가 해소되는 것이고, 또 색지정 비트이외의 비트를 사용하여 또 다른 여러종류의 어트리뷰트가 가능하게 되는 특징으로 가진다.As described above, the present invention can realize colors without using an attributeram, and when a 16-bit CPU is used, the problem of loading the system bus twice with the data of the screen buffer and the attributeram is solved. In addition, by using bits other than the color designation bits, another attribute of various kinds is possible.

Claims

In the color realization circuit using the R, G, B, and i signals, the color DFC codes D ₁₄ -D ₁₁ of the screen buffer RAM 1 are combined with the outputs 1Q-4Q of the D flip-flop 4. 2) is input through the D flip-flop (3) and connected to the address (R, G, B, i) of the color control ROM (5) and applied to the D flip-flop (4), select the multiplexer (2) The display time DISPLAY TIME input to the terminal S and the most significant bit D ₁₅ of the screen buffer ram 1 are together with the horizontal synchronization signal HSYNC-2P through the AND gate 101. After passing through, connect to the trigger terminal (T) of the D flip-flop (3), and the last last (END RAST) and horizontal synchronous signal (HSYNC-1P) and vertical synchronous signal (VSYNC-) through the end gate 103 A color designation latch circuit according to the DFC code, characterized in that P is connected so as to be applied to the trigger terminal (T) and the reset terminal (RESET) of the D flip-flop (4), respectively.