KR900008270Y1 - The frequency devider - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 본 고안의 회로도.1 is a circuit diagram of the present invention.
제 2 도는 제 1 도에 따른 파형도이다.2 is a waveform diagram according to FIG. 1.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
F1∼F6: D플립플롭 AN1, AN2: 앤드 게이트F 1 to F 6 : D flip-flop AN 1 , AN 2 : AND gate
IN1: 인버터 OR1: 오아게이트IN 1 : Inverter OR 1 : Oagate
CKI : 입력단 CK1∼CK6: 클럭단CKI: Input stage CK 1 to CK 6 : Clock stage
Q1∼Q6: 출력단Q 1 to Q 6 : Output stage
본 고안은 주파수 분주회로에 관한 것으로, 특히 X-tal발진기에서 발진된 고주파수를 여러가지의 주파수 형태로 분주시켜 주도록 된 전자회로에 관한 것이다.The present invention relates to a frequency divider circuit, and more particularly, to an electronic circuit that divides high frequency oscillated in an X-tal oscillator into various frequency forms.
일반적으로 디지탈 시스템이나 컬러텔레비젼의 색동기신호 처리회로, 또는 디지탈 시스템에 구비되는 램 (RAM)의 행·열 어드레스신호에 사용되는 클럭신호는 각각 그 사용주파수가 다르게 되어 있는데, 이들 각종장치나 회로등에 사용되고 있는 클럭신호는 X-tal발진기에서 발진되는 고주파수를 주파수 분주회로를 사용하여 각 기능에 필요한 주파수로 분주시킴에 따라 추출되게 되어 있었다.In general, clock signals used for color synchronization signal processing circuits of digital systems, color televisions, or row / column address signals of RAMs provided in digital systems have different frequency of use. The clock signal used in the lamp is extracted by dividing the high frequency oscillated by the X-tal oscillator into the frequency required for each function by using the frequency divider circuit.
따라서, 여러가지 장치들이 하나의 시스템안에 조합되는 경우에는 각각의 주파수 분수회로를 사용하여 필요한 클럭신호를 발생시켜야 되므로 시스템의 내부구조가 복잡해질 뿐만 아니라 주파수 분주회로의 실용성이 저하된다는 단점이 있었다.Therefore, when several devices are combined in one system, each frequency fraction circuit must be used to generate the required clock signal, which not only complicates the internal structure of the system but also reduces the practicality of the frequency divider circuit.
본 고안은 상기와 같은 단점을 해소시켜주기 위해 고안된 것으로서, 다수개의 D플립플롭과 앤드게이트 및 오아게이트 등으로 주파수 분주회로를 구성하여서 디지탈 시스템과 컬러텔레비젼의 색동기신호 처리회로 및 디지탈 시스템에 장치되는 램의 행·열 어드레스 신호에 사용되는 클럭신호를 하나의 주파수 분주회로에서 분리해낼 수 있도록 구성된 주파수 분주회로를 제공하고자 안출된 것이다.The present invention is designed to solve the above-mentioned disadvantages, and is composed of a frequency divider circuit consisting of a plurality of D flip-flops, an end gate, and an ora gate, and the like, and are used in color synchronization signal processing circuits and digital systems of digital systems and color televisions. The present invention has been made to provide a frequency divider circuit configured to separate a clock signal used for a row and column address signal of a RAM into a single frequency divider circuit.
이하 본 고안의 구성 및 작용·효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.
본 고안은 입력단(CKI)에 D플립플롭(F1)과 D플립플롭(F3) 및 앤드게이트(AN1)의 일단이 연결되고, 상기 D플립플롭(F1)의 출력단(Q1)에는 D플립플롭(F2)의 클럭단(CK2)이 연결되며, 상기 D플립플롭(F3)의 출력단(Q3)과 상기 앤드게이트(AN1)의 출력단에는 오아게이트(OR1)를 매개하여 D플립플롭(F4)의 클럭단(CK4)에 연결되고, 상기 D플립플롭(F4)의 출력단(Q4)에는 앤드게이트(AN2)의 일단과 D플립플롭(F5)의 클럭단(CK5)이 연결되며, 상기 D플립플롭(F5)의 출력단(Q5)에는 상기 앤드게이트(AN2)의 다른 입력단과 D플립플롭(F6)의 클럭단(CK6)이 연결되고, 상기 앤드게이트(AN2)에는 상기 앤드게이트(AN1)의 다른 일단이 접속됨과 더불어 인버터(IN1)를 매개하여 상기 D플립플롭(F3)의 입력단(J)이 연결되어져 있는 구조로 되어있다.According to the present invention, one end of the D flip-flop (F 1 ), the D flip-flop (F 3 ) and the end gate (AN 1 ) are connected to an input terminal (CKI), and the output end (Q 1 ) of the D flip-flop (F 1 ). in the D flip-flop (F 2) a clock stage, and (CK 2) the connection of the D flip-flop output terminal (Q 3) and the output terminal Iowa gate (OR 1) of the aND gate (AN 1) of the (F 3) to an intermediate D flip-flop (F 4) a clock stage (CK 4) is coupled to the D flip-flop (F 4) the output (Q 4), the aND gate (aN 2) once the D flip-flop (F of the 5 ) is connected to the clock terminal CK 5 , and the output terminal Q 5 of the D flip-flop F 5 is connected to the other input terminal of the AND gate AN 2 and the clock terminal of the D flip-flop F 6 . CK 6 ) is connected, the other end of the AND gate AN 1 is connected to the AND gate AN 2 , and an input terminal J of the D flip-flop F 3 is connected through an inverter IN 1 . This structure is connected.
제 1 도는 상기한 구조로 되어있는 본 고안의 회로도로서, 이를 제 2 도의 파형도를 참조하여 설명하면 X-tal발진기에서 발진되는 제 2a 도와 같은 14,31818[MHZ]의 주파수가 입력단(CKI)을 통하여 D플립플롭(F1)의 클럭단(CK1)에 인가되게 된다.FIG. 1 is a circuit diagram of the present invention having the above-described structure. Referring to the waveform diagram of FIG. 2, the frequency of 14,31818 [MHZ] is the same as that of the 2a diagram generated by the X-tal oscillator. Through it is applied to the clock terminal (CK 1 ) of the D flip-flop (F 1 ).
이때, D플립플롭(F1)은 입력되는 주파수신호의 하강엣지시에 토글되어 입력주파수가 7,15909[MHZ]로 2분주되는 제 2b 도와 같은 파형이 출력되어 D플립플롭(F2)의 클럭단(CK2)에 인가되게 된다. 따라서, D플립플롭(F2)의 출력단(Q2)에서는 제 2c 도와 같이 D플립플롭(F2)의 출력단(Q2)에서는 제 2c 도와 같이 D플립플롭(F1)의 출력주파수 신호가 2분주된 3,579545[MHZ]의 주파수가 출력되게 되는데, 이 주파수는 NISC방식에 의한 컬러텔레비젼의 색동기신호로서 사용되게 된다.At this time, the D flip-flop (F 1 ) is toggled at the falling edge of the input frequency signal to output a waveform such as the second b degree divided into two divisions of 7,15909 [MHZ] to output the D flip-flop (F 2 ) The clock terminal CK 2 is applied. Accordingly, the output frequency signal of the D flip-flop (F 2) D flip-flops (F 1) an output terminal (Q 2) in the steps of claim 2c help the output terminal (Q 2) of the D flip-flop (F 2) as the 2c help of A frequency of 3,579545 [MHZ] divided by two is output, which is used as a color synchronization signal of color television by the NISC method.
한편, 입력단(CKI)을 통하여 입력되는 제 2a 도와 같은 파형은 D플립플롭(F3)의 클럭단(CK3)과 앤드게이트(AN1)의 일단에도 입력되어지는바, 여기서 D플립플롭(F3)의 입력단(J)에는 D플립플롭(F5)과 D플립플롭(F6)의 출력이 앤드게이트(AN2)와 인버터(IN1)를 통하여 입력되어 지도록 되어 있으므로 상기 D플립플롭 (F5)(F6)의 출력이 하이레벨이라고 한다면 앤드케이트(AN2)의 출력은 하이레벨로 되어 앤드게이트(AN1)의 다른 입력단에 인가됨과 더불어 인버터(IN1)에 인가되어지게 됨에 따라 인버터(IN1)에서는 로우레벨로 반전되어 플립플롭(F3)의 입력단(J)에 입력되게 된다.On the other hand, the same waveform as the 2a diagram input through the input terminal (CKI) is also input to one end of the clock terminal (CK 3 ) and the AND gate (AN 1 ) of the D flip-flop (F 3 ), where the D flip-flop ( The D flip-flop (F 5 ) and the output of the D flip-flop (F 6 ) are inputted through the AND gate (AN 2 ) and the inverter (IN 1 ) at the input terminal (J) of F 3 ). If the output of (F 5 ) (F 6 ) is high level, the output of the AND gate (AN 2 ) becomes high level and is applied to the other input terminal of the AND gate (AN 1 ) as well as to the inverter (IN 1 ). As a result, the inverter IN 1 is inverted to a low level and input to the input terminal J of the flip-flop F 3 .
그러므로, 상기 D플립플롭(F3)의 출력단(Q3)에서는 로우레벨이 출력되어 오아게이트(OR1)의 일단에 공급되어 지게 되는데, 이때 앤드게이트(AN1)에서는 입력주파수와 같은 파형이 출력되어 오아게이트(OR1)의 다른 단자에 인가되게 됨에따라 D플립플롭(F4)(F5)의 출력이 제 2e, f 도와 같이된다.Therefore, at the output terminal Q 3 of the D flip-flop F 3 , a low level is output and supplied to one end of the oragate OR 1 , where at the AND gate AN 1 , a waveform equal to the input frequency is generated. As the output is applied to the other terminal of the OR gate OR 1 , the output of the D flip-flop F 4 (F 5 ) becomes the same as the second e and f degrees.
따라서, 상기 D플립플롭(F5)의 출력단(Q5)에는 입력 주파수가 7분주된 2,04545[MHZ]의 주파수가 출력되어 D플립플롭(F6)의 클럭단(CK6)에 인가되고(램의 행·열 어드레스 신호에 사용됨), 그에따라 상기 D플립플롭(F6)의 출력단(Q6)에서는 상기 D플립플롭(F5)의 출력주파수가 2분주된 1,022727[MHZ]의 주파수가 제 2h 도와 같이 출력되게 되는 것이다. 이와같이 분주된 주파수(1,022727[MHZ])는 CPU의 클럭신호나 수직·수평 어드레스 주파수 또는 동기신호로서 사용된다.Accordingly, a frequency of 2,04545 [MHZ] having an input frequency divided by 7 is output to the output terminal Q 5 of the D flip flop F 5 and applied to the clock terminal CK 6 of the D flip flop F 6 . and (used for row, column address signals of the RAM), and hence the D flip-flop (F 6) the output (Q 6), the output frequency of the D flip-flop (F 5) 2 is the division of 1,022727 [MHZ ] Is output as shown in the 2h diagram. The frequency 1,022727 [MHZ] divided in this manner is used as a clock signal of a CPU, a vertical and horizontal address frequency, or a synchronization signal.
상기한 바와같이 본 고안은 X-tal발진기에서 발진된 고주파수를 다수개의 D플립플롭에 의해 시스템이나 컬러텔레비젼의 색동기신호, 디지탈 시스템내에 장치되는 램의 행·열 어드레스신호 및 시스템 클럭신호, 자기기록 재생장치의 수직·수평 어드레스 및 동기신호로 사용되는 주파수를 분주시켜 주도록 되어 있음에 따라 한개로 조합된 시스템에 적용되는 여러가지 주파수를 분주할 수 있는 주파수 분주회로를 간단한 플립플롭으로 구성시켜 놓음으로써 저가격 및 신뢰성이 향상되게 되는 효과가 있다.As described above, the present invention uses a plurality of D flip-flops to generate the high frequency oscillated from the X-tal oscillator, the color synchronizing signal of the system or color television, the row / column address signal and the system clock signal of the RAM installed in the digital system, the magnetic By dividing the frequencies used for the vertical and horizontal addresses of the recording and reproducing apparatus and the synchronization signal, a frequency flipping circuit capable of dividing various frequencies applied to a single combined system is constructed by a simple flip-flop. It is effective in improving low cost and reliability.
Claims (1)
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Family
ID=19251692
Family Applications (1)
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- 1986-05-14 KR KR2019860006691U patent/KR900008270Y1/en not_active IP Right Cessation
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