KR930006080Y1 - Circuit for shifting logic level - Google Patents

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Abstract

내용 없음.No content.

Description

로직레벨 시프팅회로Logic Level Shifting Circuit

제1도는 종래의 로직레벨 시프팅 회로도.1 is a conventional logic level shifting circuit diagram.

제2도는 본 고안의 로직레벨 시프팅 회로도.2 is a logic level shifting circuit diagram of the present invention.

제3도는 제2도의 진리표.3 is the truth table of FIG.

제4도는 본 고안이 적용된 앤드 및 낸드 회로도.4 is an end and NAND circuit diagram to which the present invention is applied.

제5도는 제4도의 진리표.5 is the truth table of FIG.

제6도는 본 고안의 적용된 오아 및 노아회로도.Figure 6 is an applied ora circuit diagram of the present invention.

제7도는 제6도의 진리표.7 is the truth table of FIG.

제8도는 본 고안의 집적회로에 대한 개략도.8 is a schematic diagram of an integrated circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

PM1-PM4, PM11-PM14, PM21-PM24 : 피모스PM1-PM4, PM11-PM14, PM21-PM24: PMOS

NM1-NM4, NM11-NM14, NM21-NM24 : 엔모스NM1-NM4, NM11-NM14, NM21-NM24: NMOS

본 고안은 씨모스(CMOS)로 구성되는 로직회로에 있어서 전압레벨을 변환하는 기술에 관한 것으로 특히, 로직의 전압원보다 높은 전위로 레벨시프팅하고, 로직의 기준전위보다 낮은 전위로 레벨 시프팅하여 고전압구동회로에 적당하도록 한 로직레벨 시프팅 회로에 관한 것이다.The present invention relates to a technique for converting a voltage level in a logic circuit composed of CMOS, and in particular, by level shifting to a potential higher than a voltage source of logic and level shifting to a potential lower than a reference potential of logic. The present invention relates to a logic level shifting circuit suitable for a high voltage driving circuit.

제1도는 종래의 로직레벨 시프팅 회로도로서 이에 도시한 바와 같이, 전원단자(VDD)가 피모스 및 엔모스(PM1,NM1),(PM2,NM2)를 각기 통해 접지단자에 접속되고, 입력단자(A),가 상기 피모스(PM1)(PM2)의 게이트에 각기 접속되며, 상기 피모스(PM1)의 소오스와 엔모스(NM1)의 드레인 접속점이 상기 엔모스(NM2)의 게이트 및 반전 출력단자에 접속되고, 상기 피모스(PM2)의 소오스와 엔모스(NM2)의 드레인 접속점이 상기 엔모스(NM1)의 게이트 및 출력단자(OA)에 접속되어 구성된 것으로 이의 로직 입출력관계를 설명하면 다음과 같다.FIG. 1 is a conventional logic level shifting circuit diagram. As shown therein, a power supply terminal V DD is connected to a ground terminal through PMOS and NMOS PM1 and NM1 and PM2 and NM2, respectively. Terminal (A), Are connected to gates of the PMOS PM1 and PM2, respectively, and the source and inverted output terminals of the NMOS NM2 are connected to the source of the source of the PMOS PM1 and the drain of the NMOS NM1. Is connected to the source of the PMOS (PM2) and the drain connection point of the NMOS (NM2) to the gate and the output terminal (OA) of the NMOS (NM1). same.

입력신호(A),가 각각 5V,0V로 공급되면 피모스(PM1)가 온되는 반면 피모스(PM2)가 오프되므로 엔모스(NM1)의 게이트에 저전위가 공급되어 그가 오프되고, 엔모스(NM2)의 게이트에 고전위가 공급되어 그가 온됨에 따라 출력단자(OA)에 OV이하의 부극성 단자전압(V-)이 출력되는 반면 반전 출력단자에는 정극성 단자전압(VDD: 5V)이 출력된다.Input signal (A), Is supplied at 5V and 0V, respectively, so that PMOS (PM1) is on, whereas PMOS (PM2) is off, a low potential is supplied to the gate of NMOS (NM1) so that it is off, and to the gate of NMOS (NM2). a high potential is supplied to him on the output terminal (OA) a negative terminal voltage (V -) of less than OV while a as the output inverted output terminal The positive terminal voltage (V DD : 5V) is outputted to the.

한편, 상기 입력신호(A),가 각각 0V,5V로 공급되면 상기와 반대로 피모스(PM1)가 오프되는 반면 피모스(PM2)가 온되므로 이때, 상기 엔모스(NM1),(NM2)가 각각 온, 오프되어 상기 출력단자(OA)에 정극성 단자전압(VDD)이 출력되고, 출력단자에 부극성 단자전압(V-)이 출력된다.On the other hand, the input signal (A), When P is supplied at 0V and 5V, respectively, PMOS PM1 is turned off while PMOS PM2 is turned on. In this case, NMOS and NM2 are turned on and off, respectively, to output the output terminal ( The positive terminal voltage (V DD ) is output to OA) and the output terminal The negative terminal voltage (V − ) is output to the.

그러나 이와같은 종래의 시프팅 회로에 있어서는 로직레벨(3V~0V)을 기준으로 하여 부극성 단자전압(V-)으로만 레벨 시프트가 가능할뿐, 로직레벨의 전압원(5V)보다 높은 전위로 레벨시프트가 요구되는 동시에 낮은 전위(V-)로 레벨시프트가 요구되는 회로에는 응용할 수없는 결합이 있고, 더욱이 레벨시프트가 요구되는 회로에는 응용할 수 없는 결함이 있고, 더욱이 레벨 시프트된 출력을 낸드회로나 노아회로의 입력으로 제공하면 고전압 구동부의 회로가 복잡하게 되는 문제점이 있었다.However, in such a conventional shifting circuit, only the negative terminal voltage (V − ) can be level shifted on the basis of the logic level (3V to 0V), and the level shift to a potential higher than the voltage source (5V) of the logic level. There is a combination that is not applicable to a circuit that requires level shifting at the same time a low potential (V − ) is required, and a defect that is not applicable to a circuit requiring a level shift. When provided as a circuit input, there is a problem that the circuit of the high voltage driver becomes complicated.

본 고안은 이와같은 결함을 해결하기 위하여 로직레벨의 2극성 전압을 정,부측으로 각각 레벨 시프트 할 수 있게 안출한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve such a defect, the present invention devises a level shift of the positive polarity of the logic level to the positive and negative sides, which will be described in detail with reference to the accompanying drawings.

제2도는 본 고안의 로직레벨 시프팅 회로도로서 이에 도시한 바와같이, 정극성 전원단자(V+)가 피모스 및 엔모스 및 엔모스(PM1,NM1),(PM2,NM2)를 각기 통해 부극성 전원단자(V-)에 접속되고, 입력단자(A),가 상기 피모스(PM1),(PM2)의 게이트에 각기 접속되며, 상기 피모스(PM1)의 소오스와 엔모스(NM1)의 드레인 접속점이 상기 엔모스(NM2)의 게이트 및 출력단자(OA)에 접속되고, 상기 피모스(PM2)의 소오스와 엔모스(NM2)의 드레인 접속점이 상기 엔모스(NM1)의 게이트 및 출력단자(OA)에 접속되어 구성된 시프팅 회로에 있어서, 상기 출력단자(OA),를 엔모스(NM3),(NM4)의 게이트에 각기 접속한 후, 정극성 전원단자(V+)를 피모스 및 엔모스(PM3,NM3)(PM4,NM4)를 각기 통해 부극성 전원단자(V-)에 각기 접속하고, 상기 피모스(PM4)의 소오스와 엔모스(NM4)의 드레인 접속점을 상기 피모스(PM3)의 게이트 및 출력단자(OA')에 접속하며, 상기 피모스(PM3)의 소오스와 엔모스(NM3)의 드레인 접속점을 상기 피모스(PM4)의 게이트 및 출력단자에 접속하여 구성한 것으로 이와같이 구성된 본 고안의 작용 및 효과를 첨부한 제3도 내지 제8도를 참조하여 상세히 설명하면 다음과 같다.A second turning, as this shown as a logic level shifting circuit diagram of the subject innovation, the positive power supply terminal (V +) is PMOS and NMOS and the NMOS (PM1, NM1), (PM2 , NM2) the unit each through It is connected to the input terminal (a), - polarity power terminal (V) Is connected to the gates of the PMOS PM1 and PM2, respectively, and the source and the drain terminal OA of the NMOS NM2 are connected to the source of the source of the PMOS PM1 and the drain of the NMOS NM1. A shifting circuit connected to a source of the PMOS PM2 and a drain connection point of the NMOS NM2 to a gate and an output terminal OA of the NMOS NM1, wherein the output terminal OA), To the gates of NMOS (NM3) and (NM4), respectively, and connect the positive power supply terminal (V + ) to PMOS and NMOS (PM3, NM3) (PM4, NM4) to the negative power supply terminal V − ), respectively, the source of the PMOS PM4 and the drain connection point of the NMOS 4 to the gate and the output terminal OA ′ of the PMOS PM3, and the PMOS PM3. Gate and output terminal of PMOS (PM4). When described in detail with reference to FIGS. 3 to 8 attached to the operation and effects of the present invention configured as described in connection with the following.

입력단자(A),에 각각 1(5V), 0(0V)의 입력신호를 공급하면 제1도의 설명에서와 같이, 출력단자(OA),에 각각 정극성전압(VDD), 부극성전압(V-)이 출력되고, 이들은 다시 엔모스(NM3),(NM4)의 게이트에 각기 공급되므로 그 엔모스(NM3)가 온되는 반면 엔모스(NM4)가 온되고, 이에따라 피모스(PM4)가 온되고, 피모스(PM3)가 오프된다.Input terminal (A), When input signals of 1 (5V) and 0 (0V) are respectively supplied to the output terminal OA, as shown in FIG. The positive voltage (V DD ) and the negative voltage (V − ) are respectively output to the NMOS voltages, and they are supplied to the gates of the NMOS 3 and NM4, respectively, so that the NMOS 3 is turned on, while the NMOS is turned on. NM4 is turned on, whereby PMOS PM4 is turned on, and PMOS PM3 is turned off.

따라서 정극성 단자전압(V+)이 상기 피모스(PM4)를 통해 출력단자(OA')로 공급되고, 부극성 단자전압(V-)이 상기 엔모스(NM3)를 통해 출력단자로 공급된다.Therefore, the positive terminal voltage V + is supplied to the output terminal OA 'through the PMOS PM4, and the negative terminal voltage V - is output through the NMOS3. Is supplied.

한편, 상기 입력단자(A),에 각각 0(0V), 5(5V)의 입력신호를 공급하면 출력단자(OA),에 각각 부극성전압(V-), 정극성전압(VDD),이 출력되고, 이들은 엔모스(NM3),(NM4)의 게이트에 각기 공급되므로 그 엔모스(NM3)가 오프되는 반면, 엔모스(NM4)가 온되고, 이에따라 피모스(PM3)가 온되고, 피모스(PM4)가 오프된다.On the other hand, the input terminal (A), Supplying 0 (0V) and 5 (5V) input signals to the output terminal (OA), Negative voltage (V − ) and positive voltage (V DD ) are respectively outputted to the NMOS 3 and NM 4, respectively, so that the NMOS 3 is turned off, whereas Moss NM4 is turned on, and accordingly, PMOS PM3 is turned on and PMOS PM4 is turned off.

따라서 상기 정극성 단자전압(V+)이 상기 피모스(PM3)를 통해 출력단자로 공급되고, 부극성 단자전압(V-)이 상기 엔모스(NM4)를 통해 출력단자(OA')로 공급된다.Therefore, the positive terminal voltage (V + ) is the output terminal through the PMOS (PM3) Negative terminal voltage V − is supplied to the output terminal OA ′ through the NMOS NM4.

제3도는 상기에서 설명한 제2도의 진리표로서 여기에 도시된 바와같이 원래의 논리신호(1:5V), (0:0V)가 레벨시프트되어 V+,V-로 출력됨을 알 수 있다.3 is the truth table of FIG. 2 described above, and as shown here, it can be seen that the original logic signals (1: 5V) and (0: 0V) are level shifted and output as V + , V − .

한편 제4도는 로직 A, B의 낸드(NAND)출력과 앤드(AND)출력을 레벨 시프트시키는 것을 보인 것으로 진리표 제5도를 참조하여 이를 설명하면 다음과 같다.4 illustrates level shifting of the NAND and AND outputs of logics A and B. Referring to FIG. 5, the following description will be made with reference to FIG.

입력신호(A),(B)를 각각 1(5V)로 공급하면, 피모스(PM11,PM12)가 온되는 반면, 피모스(PM13,PM14)가 오프되므로 출력단자(Q),에 1, 0이 출력되고, 이에따라 엔모스(NM3),(NM4)가 각기 오프, 온되어 피모스(PM3),(PM4)가 각각 온, 오프되며, 이로인하여 정극성 단자전압(V+)이 상기 피모스(PM3)를 통해 출력단자로 출력되고, 부극성 단자전압(V-)이 상기 엔모스(NM4)를 통해 출력단자(Q')로 출력된다.When the input signals A and B are supplied to 1 (5V), respectively, the PMOS PM11 and PM12 are turned on, whereas the PMOS PM13 and PM14 are turned off, so that the output terminals Q and 1 and 0 are outputted accordingly, and accordingly, the NMOS 3 and NM4 are turned off and on, respectively, and the PMOS PM3 and PM4 are turned on and off, respectively, resulting in the positive terminal voltage V + . The output terminal through the PMOS (PM3) The negative terminal voltage V − is output to the output terminal Q ′ through the NMOS NM4.

그리고, 상기 입력신호 (A), (B)을 1.0으로 공급하면, 피모스(PM11), (PM14)가 온되는 반면, 피모스 (PM12), (PM13)가 오프되므로 상기 출력단자(Q),에 0.1이 출력되고, 이에따라 상기 엔모스(NM3), (NM4)가 각기 온, 오프되므로 피모스(PM3), (PM4)가 각각 오프, 온되므로 출력단자(Q'),에 정극성 단자전압(V+), 부극성 단자전압(V-)이 각각 출력된다.When the input signals A and B are supplied at 1.0, the PMOS PM11 and PM14 are turned on while the PMOS PM12 and PM13 are turned off, so that the output terminal Q is turned on. , 0.1 is outputted accordingly, and accordingly, the PMOS PM3 and PM4 are turned off and on, respectively, because the NMOSs NM3 and NM4 are turned on and off, respectively. The positive terminal voltage (V + ) and the negative terminal voltage (V − ) are respectively outputted to the.

그리고, 입력신호(A), (B)가 0,1로 공급되거나 0,0으로 공급될때에도 상기와 같이 각 모스가 동작되어 이에따른 낸드 및 앤드출력이 제5도의 표에도 표시한 바와같이 공급된다.Also, when the input signals A and B are supplied as 0, 1 or 0, 0, the MOS is operated as described above, and the NAND and end outputs are supplied as shown in the table of FIG. do.

한편, 제6도는 로직 A,B의 오아(OR)출력과 노아(NOR)출력을 레벨시프트 시키는 것을 보인 것으로 진리표 5도를 참조하여 이를 설명하면 다음과 같다.6 illustrates level shifting of the OR and NOR outputs of logics A and B. Referring to FIG.

입력신호(A), (B)를 각각 1,1로 공급하면, 피모스(PM21,PM22)가 오프되는 반면, 피모스(PM23,PM24)가 온되므로 출력단자(Q)에 오아출력신호 1이 출력되고, 출력단자에 노아출력신호 0이 출력되므로 엔모스(NM3)가 온되는 반면, 엔모스(NM4)가 오프되며, 이에따라 출력단자(Q')에 정극성 단자전압(V+)가 출력되고, 출력단자에 부극성 단자전압(V-)가 출력된다.When the input signals A and B are supplied to 1 and 1, respectively, the PMOS PM21 and PM22 are turned off while the PMOS PM23 and PM24 are turned on, so that the output signal Q is output to the output terminal Q. Is output and the output terminal Since NOR output signal 0 is outputted to NMOS3, the NMOS3 is turned on, while NMOS4 is turned off. Accordingly, the positive terminal voltage V + is output to the output terminal Q 'and the output terminal is output. The negative terminal voltage (V − ) is output to the.

그리고, 상기 입력신호(A),(B)가 1,0, 0,1, 0,0으로 각각 공급될때에도 상기와 같은 방식으로 각모스가 동작되어 그에따른 오아 및 노아출력이 제7에서와 같이 출력된다.In addition, when the input signals A and B are supplied to 1,0, 0, 1, 0, 0, the angular moss is operated in the same manner as described above, and thus the ora and quinoa outputs according to the seventh and the like. Is output together.

한편, 제8도는 레벨시프트회로를 집적화할 경우 집적회로의 종단면도를 보인 개략도이다.8 is a schematic view showing a longitudinal cross-sectional view of an integrated circuit when the level shift circuit is integrated.

이상에서 설명한 바와같이 본 고안은 0~5V의 고전위로직레벨과 저전이를 동시에 수용하는 반도체 회로에 대하여 0V의 기준전위를 공통전극으로 하고, V+의 정극성 단자전압과 V-의 정극성 단자전압을 생성함으로써 구동회로와 0V~5V의 로직이 혼용된 집적회로를 보다 간단하게 구성할 수 있는 이점이 있다.As described above, the present invention uses a 0V reference potential as a common electrode for a semiconductor circuit that simultaneously accommodates a high potential logic level of 0 to 5V and a low transition, and has a positive terminal voltage of V + and a positive polarity of V − . By generating the terminal voltage, there is an advantage that the integrated circuit in which the driving circuit and the logic of 0V to 5V are mixed can be configured more simply.

Claims (1)

입력로직신호(A),에 따라 결정되는 로직출력신호를 출력단자(OA),를 통해 2진 신호로 출력하는 로직회로에 있어서, 상기 출력단자(OA),를 엔모스(NM3),(NM4)의 게이트에 각기 접속한 후, 정극성 전원단자(V+)를 피모스 및 엔모스(PM3, NM3),(PM4, NM4)를 각기 통해 부극성 전원단자(V-)에 접속하고, 상기 피모스(PM3)의 소오스와 엔모스(NM3)의 드레인 접속점을 상기 피모스(PM4)의 게이트 및 출력단자에 공통접속하고, 상기 피모스(PM4)의 소오스와 엔모스(NM4)의 드레인 접속점을 상기 피모스(PM3)의 게이트 및 출력단자(OA')에 공통접속하여 구성된 것을 특징으로 하는 로직레벨 시프팅회로.Input logic signal (A), The logic output signal determined according to the output terminal (OA), In the logic circuit for outputting a binary signal through the output terminal (OA), To the gates of NMOS (NM3) and (NM4), respectively, and connect the positive power supply terminal (V + ) to the negative power supply terminal through PMOS and NMOS (PM3, NM3) and (PM4, NM4), respectively. (V − ), and the gate and output terminals of the PMOS PM4 are connected to the source of the PMOS PM3 and the drain connection point of the NMOS3 NM3. Logic level shift, characterized in that the common connection to the source of the PMOS (PM4) and the drain connection point of the NMOS (NM4) connected to the gate and the output terminal (OA ') of the PMOS (PM3). Ting circuit.
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