KR100233381B1 - Input buffer circuit - Google Patents

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Abstract

본 발명은 TTL에서 사용되는 신호를 CMOS논리에서 사용되는 신호로 변환시키며, 그 변환과정의 소비전력을 최소화한 입력버퍼회로에 관한 것이며, 종래의 입력버퍼회로는 TTL입력신호가 고전위로 입력될 때 그 입력단의 피모스가 전류를 흐르게하여 소비전력이 증가하는 문제점과 이를 해결하기 위해서 별도의 제어신호에 도통제어되는 제어수단을 사용함으로써 집적화가 용이하지 않은 문제점이 있었다. 이러한 문제점을 감안한 본 발명에 의한 입력버퍼회로는 하나의 입력신호를 사용하고, 그 입력신호에 따라 인가되는 전원전압의 전압값을 강하시킴으로써 입력단에 전류를 차단하여, 소비전력을 감소시키고 집적화를 용이하게 하는 효과가 있다.The present invention relates to an input buffer circuit that converts a signal used in a TTL to a signal used in CMOS logic and minimizes the power consumption of the conversion process. There is a problem that the power consumption increases due to the current flowing through the input terminal of the PMOS transistor and a control means which is controlled to be turned on for a separate control signal in order to solve the problem. The input buffer circuit according to the present invention uses one input signal and decreases the voltage of the power supply voltage according to the input signal to cut off the current at the input terminal to reduce power consumption and facilitate integration .

Description

입력버퍼회로Input buffer circuit

본 발명은 입력버퍼회로에 관한 것으로, 특히 TTL(Transister Transister Logic)에서 사용되는 신호를 CMOS(Complementary Metal Oxide Semiconductor)논리에서 사용되는 신호로 변환시키며, 그 변환과정의 소비전력을 최소화한 입력버퍼회로에 관한 것이다. TTL에서 저전위로 인식하는 최대전압은 0.8V이며, 고전위로 인식하는 최소전압은 2.2V인데 반하여 CMOS논리에서 저전위로 인식하는 전압은 OV, 고전위로 인식하는 최소전압은 2.2V인데 반하여 CMOS논리에서 저전위로 인식하는 전압은 OV, 고전위로 인식하는 전압은 5V로써, TTL에서 사용되는 신호를 CMOS논리에서는 인식하지 못한다. 따라서, TTL에서 사용되는 신호를 CMOS논리에서 사용하려면 TTL에서 사용되는 신호를 CMOS논리에서 인식가능한 범위로 쉬프트해야 한다. 이와같이 TTL에서 사용되는 신호를 CMOS논리에서 인식가능한 범위로 쉬프트하기 위한 일반적인 입력버퍼회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.More particularly, the present invention relates to an input buffer circuit which converts a signal used in a TTL (Transistor Transistor Logic) to a signal used in CMOS (Complementary Metal Oxide Semiconductor) logic, . The maximum voltage recognized by TTL is 0.8V, while the minimum voltage recognized by CMOS is 2.2V. On the other hand, the minimum voltage recognized by CMOS logic is OV and the minimum voltage recognized by CMOS is 2.2V. The voltage to recognize is OV, and the voltage to recognize at high voltage is 5V, so CMOS logic can not recognize the signal used in TTL. Therefore, to use the signal used in TTL in CMOS logic, the signal used in TTL must be shifted to a range recognizable from CMOS logic. Hereinafter, a general input buffer circuit for shifting a signal used in the TTL to a range recognizable by CMOS logic will be described in detail with reference to the accompanying drawings.

제1도는 일반적인 입력버퍼회로도로서, 이에 도시된 바와같이 전원전압(VCC), (VSS)의 사이에 직렬접속되어 각각의 게이트에 인가되는 TTL입력신호(TTLIN)에 따라 도통제어되는 피모스(PM2) 및 엔모스(NM2)와, 상기 피모스(PM2)의 드레인측 전압을 증폭출력하는 직렬접속된 인버터(INV1), (INV2)로 구성된다. 이와같이 구성된 일반적인 입력버퍼회로의 동작은 다음과 같다.FIG. 1 is a general input buffer circuit diagram. As shown in FIG. 1, a PMOS transistor PM2 connected in series between power supply voltages VCC and VSS and controlled to be turned on in accordance with a TTL input signal TTLIN applied to each gate, And an NMOS NM2 and series-connected inverters INV1 and INV2 for amplifying and outputting the drain-side voltage of the PMOS PM2. The general operation of the input buffer circuit thus constructed is as follows.

먼저, TTL입력신호(TTLIN)가 고전위(2.2V이상)로 피모스(PM1) 및 엔모스(NM1) 의 게이트에 인가되면, 피모스(PM1)는 턴오프(turn off)되고 엔모스(NM1)는 턴온(turn on)된다. 하지만, 피모스(PM1)의 게이트와 소스간의 전압차(2.2V이상-5V)가 그 피모스(PM1)의 문턱전압(약 -0.8V)보다 작아 약간의 전류가 피모스(PM1)를 통해 흐르게 된다. 이와같은 동작으로, 엔모스(NM1)의 드레인에 접속된 인버터(INV1)의 입력단에는 저전위(OV) 전원전압(VSS)이 인가되고, 상기 인가된 저전위(OV) 신호가 직렬연결된 인버터(INV1),(INV2)를 통해 출력되는 출력신호(OUT)는 저전위(OV)로 출력된다.First, when the TTL input signal TTLIN is applied to the gates of the PMOSs PM1 and NM1 at a high potential (2.2 V or higher), the PMOS PM1 is turned off, NM1 are turned on. However, since the voltage difference (2.2 V to -5 V) between the gate and the source of the PMOS PM1 is smaller than the threshold voltage (about -0.8 V) of the PMOS PM1, a slight current flows through the PMOS PM1 Flow. With this operation, a low potential (OV) power supply voltage VSS is applied to the input terminal of the inverter INV1 connected to the drain of the NMOS NM1, and the applied low potential (OV) INV1 and INV2 are output to the low potential OV.

그 다음, TTL입력신호(TTLIN)가 저전위(0.8V이하)로 피모스(PM1) 및 엔모스(NM1)의 게이트에 인가되면, 피모스(PM1)는 턴온되고 엔모스(NM1)는 턴오프된다. 이와같은 동작으로, 피모스의 드레인에 접속된 인버터(INV1)의 입력단에는 고전위(5V)의 전원전압(VCC)이 인가된다. 상기 인가된 고전위 (5V) 신호가 인버터(INV1), (INV2)를 통하여 출력되는 출력신호(OUT)는 고전위(5V)로 출력된다.Next, when the TTL input signal TTLIN is applied to the gates of the PMOS PM1 and NMOS NM1 at a low potential (0.8 V or less), the PMOS PM1 is turned on and the NMOS NM1 is turned Off. With this operation, the power supply voltage VCC of high potential (5V) is applied to the input terminal of the inverter INV1 connected to the drain of the PMOS transistor. The output signal OUT from which the applied high potential (5V) signal is outputted through the inverters INV1 and INV2 is outputted at the high potential (5V).

제2도는 일반적인 입력버퍼회로의 직류 및 교류특성도로서, 이에 도시된 바와같이 상기 설명한 일반적인 입력버퍼회로를 사용하여 TTL에서 사용되는 신호를 CMOS논리에서 인식가능한 신호로 변환 하는 것이 가능하게 되었지만, TTL입력신호가 고전위로 인가되는 경우에 소모전류가 큰 것을 알 수 있다. 이와같이 종래의 일반적인 입력버퍼회로는 TTL입력신호가 고전위로 입력되는 경우에 소모되는 전류가 커서 소비전력이 증가하는 문제점이 있었다. 이러한 문제점을 감안한 종래의 입력버퍼회로는 미국특허 5,144,167에서와 같이 TTL입력신호가 고전위로 입력되는 경우에는 인가되는 전원전압을 차단함으로써, 소비전력의 감소를 도모하였다. 이와같은 종래의 입력 버퍼회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.FIG. 2 is a diagram showing the DC and AC characteristics of a general input buffer circuit. As shown in FIG. 2, it is possible to convert a signal used in a TTL into a signal recognizable in CMOS logic by using the general input buffer circuit described above. It can be seen that the consumed current is large when the input signal is applied to the high potential. Thus, the conventional input buffer circuit has a drawback in that the consumption current increases when the TTL input signal is input to a high level, thereby increasing power consumption. When the TTL input signal is inputted to the input buffer circuit in a conventional manner, the conventional input buffer circuit cuts off the power supply voltage to reduce the power consumption, as shown in US Pat. No. 5,144,167. The conventional input buffer circuit will be described in detail with reference to the accompanying drawings.

제3도는 종래의 입력버퍼회로도로서, 이에 도시된 바와같이 그 드레인에 전원전압(VCC)이 인가되고, 그 게이트에 인가되는 제어신호(TTLREF)에 의해 도통제어되는 공핍형 엔모스(DNM1)와; 상기 공핍형 엔모스(DNM1)의 소스와 전원전압(VSS)사이에 직렬접속되어 각각의 게이트에 인가되는 TTL입력신호(TTLIN)에 따라 도통제어되는 피모스(PM1) 및 엔모스(NM1)와; 상기 피모스(PM1)의 드레인측 전압을 반전증폭하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호(OUT)에 도통제어되어 전원전압(VCC)을 인버터(INV1)의 입력단으로 인가하는 피모스(PM2)로 구성된다. 이와같이 구성된 종래 입력버퍼회로의 동작은 다음과 같다.FIG. 3 is a circuit diagram of a conventional input buffer. As shown in FIG. 3, a depletion type memory MOS transistor DNM1 having a drain to which a power supply voltage VCC is applied and controlled to be turned on by a control signal TTLREF applied to the gate thereof ; A PMOS transistor PM1 and an NMOS transistor NM1 which are connected in series between the source of the depletion mode memory MOS transistor DNM1 and the power supply voltage VSS and are controlled to be turned on in accordance with a TTL input signal TTLIN applied to each gate thereof, ; An inverter INV1 for inverting and amplifying the drain-side voltage of the PMOS PM1; And a PMOS PM2 that is controlled to be conductive to the output signal OUT of the inverter INV1 and applies the power supply voltage VCC to the input terminal of the inverter INV1. The operation of the conventional input buffer circuit configured as described above is as follows.

먼저, TTL입력신호(TTLIN)가 고전위(2.2V이상)로 입력될 때, 제어신호(TTLREF)를 고전위로 공핍형 엔모스(DNM1)의 게이트에 인가하여 그 공핍형 엔모스(DNM1)를 턴오프시켜, 전원전압(VCC)에 의해 생성되는 전류의 흐름을 차단한다. 상기 고전위의 TTL입력신호(TTLIN)를 게이트에 인가받은 피모스(PM1)는 턴오프되고 엔모스(NM1)은 턴온되며, 인버터(INV1)의 출력신호(OUT)는 고전위로 출력된다. 이때 상기 인버터(INV1)의 출력신호(OUT)를 그 게이트에 인가받은 피모스(PM2)는 턴오프된다.First, when the TTL input signal TTLIN is input at a high potential (2.2 V or more), the control signal TTLREF is applied to the gate of the depletion-type memory MOS transistor DNM1 at a high potential and the depletion- And turns off the flow of the current generated by the power source voltage VCC. The PMOS transistor PM1 receiving the high-potential TTL input signal TTLIN at its gate is turned off, the NMOS NM1 is turned on, and the output signal OUT of the inverter INV1 is output at a high potential. At this time, the PMOS transistor PM2 receiving the output signal OUT of the inverter INV1 at its gate is turned off.

그 다음, TTL입력신호가 저전위(0.8V이하)로 입력될 때, 제어신호(TTLREF)를 그 게이트에 인가 받은 공핍형 엔모스(NM1)는 턴온되어, 전원전압(VCC)에 의한 전류를 피모스(PM1)의 소스로 흐르게 한다. 또한 상기 저전위의 TTL입력신호(TTLIN)를 게이트에 인가받은 피모스(PM1)는 턴온되고, 엔모스(NM1)는 턴오프된다. 이에따라 인버터(INV1)의 출력신호(OUT)는 저전위가 되고, 그 저전위 출력신호(OUT)를 그 게이트에 인가받은 피모스(PM2)는 도통되어 전원전압(VCC)에 의한 전류의 경로를 변화시킨다. 상기 피모스 (PM2)가 턴온됨에 따라 전원전압(VCC)에 의해 생성된 전류의 경로가 피모스(PM2)를 통해 인버터(INV1)의 입력단에 연결됨으로써, 공핍형 엔모스(DNM1) 및 피모스(PM1)의 문턱전압의 영향을 받지않는 전원전압(VCC)을 인버터(INV1)의 입력단에 인가하여 효율을 높이는 효과가 있다.Next, when the TTL input signal is input to the low potential (0.8 V or less), the depletion type NMOS NM1, which is supplied with the control signal TTLREF at its gate, is turned on and the current by the power supply voltage And flows to the source of the PMOS PM1. In addition, the PMOS PM1 applied with the low-potential TTL input signal TTLIN is turned on and the NMOS NM1 is turned off. Accordingly, the output signal OUT of the inverter INV1 becomes a low potential, and the PMOS PM2, which is supplied with the low potential output signal OUT, is turned on and the path of the current by the power supply voltage VCC is set to Change. The path of the current generated by the power supply voltage VCC is connected to the input terminal of the inverter INV1 via the PMOS PM2 as the PMOS PM2 is turned on, The power supply voltage VCC which is not influenced by the threshold voltage of the PMOS transistor PM1 is applied to the input terminal of the inverter INV1 to increase the efficiency.

그러나, 종래의 입력버퍼회로는 두 개의 제어신호를 사용함으로써, 별도의 제어신호를 발생하는 회로를 구비하여 집적화가 용이하지 않은 문제점이 있었다.However, the conventional input buffer circuit has a problem that it is not easy to integrate it by using a circuit for generating a separate control signal by using two control signals.

이와같은 문제점을 감안한 본 발명은 하나의 제어신호를 사용하여 TTL신호를 CMOS논리에 사용되는 신호로 변환하여, 그 변환과정의 소비전력을 최소화하고, 집적화가 용이한 입력버퍼회로의 제공에 그 목적이 있다.In view of the above problems, the present invention aims at providing an input buffer circuit which can convert a TTL signal into a signal used for CMOS logic by using one control signal, minimize the power consumption of the conversion process, .

제1도는 일반적인 입력버퍼회로도.Figure 1 shows a typical input buffer schematic.

제2도는 제1도에 있어서, 직류 및 교류특성도.FIG. 2 shows DC and AC characteristics in FIG. 1; FIG.

제3도는 종래의 입력버퍼회로도.FIG. 3 is a conventional input buffer circuit diagram. FIG.

제4도는 본 발명에 의한 입력버퍼회로도.FIG. 4 is an input buffer circuit diagram according to the present invention. FIG.

제5도는 제4도에 있어서, 직류 및 교류특성도.FIG. 5 shows the DC and AC characteristics in FIG. 4; FIG.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

PM1,PM2 : 피모스 NM1,NM2 : 엔모스PM1, PM2: PMOS NM1, NM2: PMOS

INV1,INV2 : 인버터INV1, INV2: Inverter

상기와 같은 목적은 전원전압의 인가를 제어하는 수단으로 병렬접속된 엔모스 및 피모스를 사용하여 인가되는 전원전압을 전압강하시켜 입력버퍼로 인가함으로써 달성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above-mentioned object is achieved by applying power voltage applied to the input buffer by using the emmos and the pmos connected in parallel as the means for controlling the application of the power supply voltage to the input buffer. The following is an explanation.

제4도는 본 발명에 의한 입력버퍼회로도로서, 이에도시된 바와같이 그 각각의 게이트에 인가되는 반전된 출력신호(OUT)에 따라 인가되는 전원전압(VCC)을 전압강하시키는 병렬접속된 엔모스(NM1) 및 피모스(PM1)와; 상기 엔모스(NM1) 및 피모스(PM1)의 소스 및 드레인과 전원전압(VSS)사이에 직렬접속되어 각각의 게이트에 인가되는 TTL입력신호(TTLIN)에 따라 도통제어되는 피모스(PM2) 및 엔모스(NM2)와; 상기 피모스(PM2)의 드레인측 전압 및 엔모스(NM2)의 소스측 전압을 증폭출력하는 직렬접속된 인버터(INV1), (INV2)로 구성된다.FIG. 4 is an input buffer circuit diagram according to the present invention. As shown in FIG. 4, the inverted output signal (OUT) applied to each gate thereof is applied to a parallel- NM1 and PMOS PM1; A PMOS PM2 connected in series between the source and the drain of the NMOS NM1 and the PMOS PM1 and the power supply voltage VSS and controlled to be turned on in accordance with the TTL input signal TTLIN applied to each gate thereof, An NMOS NM2; And inverters INV1 and INV2 connected in series for amplifying and outputting the drain-side voltage of the PMOS PM2 and the source-side voltage of the NMOS NM2.

이하, 상기와 같이 구성된 본 발명에 의한 입력버퍼회로의 동작을 상세히 설명한다.Hereinafter, the operation of the input buffer circuit according to the present invention will be described in detail.

먼저, TTL입력신호(TTLIN)가 고전위로 인가되면 엔모스(NM2)는 도통되어 그 소스측 전압은 저전위가 되며 그 저전위전압을 반전하여 출력하는 인버터(INV1)의 고전위 출력신호를 그 게이트에 인가받은 엔모스(NM1)는 턴온되고, 피모스(PM1)는 턴오프된다. 이에따라, 피모스(PM2)의 소스에 인가되는 전압은 3.5V정도로 전압강하되며 이 값은 소자의 특성에 따라 조절함이 가능하다. 이때, 피모스(PM2)의 게이트 소스간 전압(2.2V이상-약3.5V)은 약 0.8V정도로 그 문턱전압(약-0.8V)와 차이가 거의 없어 그 피모스(PM1)는 턴오프되어, 피모스(PM2)의 소스로 흐르는 전류를 차단한다.First, when the TTL input signal TTLIN is applied to a high potential, the NMOS NM2 becomes conductive so that the source-side voltage becomes low, and the high-potential output signal of the inverter INV1, which inverts the low- The NMOS NM1 applied to the gate is turned on and the PMOS PM1 is turned off. Accordingly, the voltage applied to the source of the PMOS PM2 drops to about 3.5 V, and this value can be adjusted according to the characteristics of the device. At this time, the gate-source voltage (2.2 V or more - about 3.5 V) of the PMOS PM2 is about 0.8 V, which is almost the same as the threshold voltage (about -0.8 V), and the PMOS PM1 is turned off , The current flowing to the source of the PMOS PM2 is cut off.

그 다음, TTL입력신호(TTLIN)가 저전위로 인가되면 상기 피모스(PM2)는 턴온되고, 엔모스(NM2)는 턴오프된다. 이에따라 피모스(PM2)의 소스에 인가되는 전압강하된 전원전압(VCC)에 의한 전류가 피모스(PM2)의 드레인으로 흐르고, 그 드레인측 전압을 증폭하여 출력하는 직렬접속된 인버터(INV1),(INV2)의 출력신호(OUT)는 고전위로 출력된다. 상기한 동작으로, 본 발명에 의한 입력버퍼회로의 직류 및 교류특성을 도시한 제5도에 도시된 바와같이, TTL입력신호가 고전위로 인가될 때, 피모스(PM2)가 턴오프되어 전원 전압(VCC)에 의해 생성되는 전류의 흐름을 차단함을 알 수 있다.Then, when the TTL input signal TTLIN is applied to the low potential, the PMOS PM2 is turned on and the NMOS NM2 is turned off. The inverters INV1 and INV2 are connected in series to amplify and output the drain-side voltage of the PMOS PM2, which is supplied to the source of the PMOS PM2 by the voltage-dropped power supply voltage VCC. The output signal OUT of the inverter INV2 is output at a high potential. In the above operation, as shown in FIG. 5 showing the DC and AC characteristics of the input buffer circuit according to the present invention, when the TTL input signal is applied to the high potential, the PMOS PM2 is turned off, (VCC). ≪ / RTI >

상기한 바와같이, 본 발명에 의한 입력버퍼회로는 하나의 입력신호를 사용하여 회로의 집적화를 용이하게 하고, 그 입력신호가 고전위로 인가될 때 전원전압을 차단함으로써 전류의 누설을 방지하여 소비전력을 감소시키는 효과가 있다.As described above, the input buffer circuit according to the present invention facilitates the integration of circuits using one input signal and prevents the leakage of current by blocking the power supply voltage when the input signal is applied to the high potential, .

Claims (1)

전원전압(VCC)과 접지전압(VSS)의 사이에 직렬접속되어 각각의 게이트에 인가되는 TTL입력신호(TTLIN)에 따라 도통제어되는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM2)와; 상호 직렬접속되어 상기 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)의 접속접의 전압을 증폭하여 CMOS레벨의 출력신호를 출력하는 제1 및 제2 인버터(INV1), (INV2)로 구성되는 입력버퍼회로에 있어서, 각각의 소스와 드레인에 상기 전원전압(VCC)을 인가받으며, 각각의 드레인과 소스가 상기 피모스 트랜지스터(PM2)의 소스에 접속됨과 아울러 상기 제1인버터(INV1)의 출력신호를 각각의 게이트에 인가받아 온오프 제어되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)를 더 포함하여 된 것을 특징으로 하는 입력버퍼회로.A PMOS transistor PM2 and an NMOS transistor NM2 connected in series between a power supply voltage VCC and a ground voltage VSS and controlled to be conductive in accordance with a TTL input signal TTLIN applied to each gate; And first and second inverters INV1 and INV2 which are connected in series to each other to amplify a voltage at the connection between the PMOS transistor PM2 and the NMOS transistor NM2 and output an output signal of a CMOS level The input buffer circuit is characterized in that the power supply voltage (VCC) is applied to each of the sources and drains, and the drains and sources of the drains and sources are connected to the source of the PMOS transistor (PM2) Further comprising an off-controlled PMOS transistor (PM1) and an NMOS transistor (NM1) receiving a signal to each gate.
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