KR930004271B1 - 바이너리 카운터 - Google Patents

바이너리 카운터 Download PDF

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KR930004271B1
KR930004271B1 KR1019900014773A KR900014773A KR930004271B1 KR 930004271 B1 KR930004271 B1 KR 930004271B1 KR 1019900014773 A KR1019900014773 A KR 1019900014773A KR 900014773 A KR900014773 A KR 900014773A KR 930004271 B1 KR930004271 B1 KR 930004271B1
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이동훈
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

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Abstract

내용 없음.

Description

바이너리 카운터
제1도는 종래의 바이너리 카운터 회로도.
제2a도 내지 제2c도는 제1도의 입, 출력 파형도.
제3도는 본 발명의 바이너리 카운터 회로도.
제4a도 내지 제4e도는 제3도의 입, 출력 파형도.
* 도면의 주요 부분에 대한 부호의 설명
1: 제1전송부 2 : 제2전송부
A1,A2,A3 : 모스트랜지스터 PM1: 피-모스 트랜지스터
B1, B2, B3 : 모스트랜지스터 NM1 : 엔-모스트랜지스터
I1-I10 : 인버터게이트 NOR1 : 노아게이트
본 발명은 리세트(Reset) 입력을 가진 다이나믹 플립플롭을 이용한 2비트 바이너리 카운터에 관한 것으로, 특히 카운터의 논리회로 구현시 모스트랜지스터 소자를 최소한으로 사용하여 반도체의 칩(Chip)면적을 소형화하도록 한 바이너리 카운터에 관한 것이다.
종래의 바이너리 카운터는 첨부된 도면 제1도에 도시된 바와같이 클럭펄스가 인가되는 클럭단자(CP)를 인버터게이트(I1)(I2)를 통해 모스트랜지스터(A1)(A2)로 된 제1전송부(1)의 제어단자(C,
Figure kpo00001
), (C1,
Figure kpo00002
)에 연결함과 아울러 모스트랜지스터(A3)(A4)된 제2전송부(2)의 제어단자(C,
Figure kpo00003
)(C1,
Figure kpo00004
)에 연결하고, 그 제1전송부(1)의 출력단자는 일측입력에 클리어단자(CD)가 연결된 낸드게이트(NAND1)를 통해 제2전송부(2)의 입력단자에 연결함과 아울러 인버터게이트(I3)를 통해 제1전송부(1)의 입력단자에 연결하고, 상기 제2전송부(2)의 출력단자는 인버터게이트(I4)를 통해 출력단자(QA)에 연결함과 아울러 일측입력에 클리어단자(CD)가 연결된 낸드게이트(NAND2)를 통해 제1전송부(1), 제2전송부(2)의 입력단자와 출력단자(QAN)에 연결하고, 상기 인버터게이트(I4)의 출력은 낸드게이트(NAND) 및 오아게이트(OR1)의 일측입력에 연결하고, 상기 인버터게이트(I2)의 출력은 인버터게이트(I5)(I6)를 통하여 모스트랜지스터(B1)(B2)로 된 제3전송부(3)의 제어단자(C,
Figure kpo00005
)(C1,
Figure kpo00006
)에 연결함과 아울러 모스트랜지스터(B3)(B4)로 된 제4전송부(4)의 제어단자(C,
Figure kpo00007
)(C1,
Figure kpo00008
)에 연결한후 그 제3전송부(3)의 출력단자를 일측입력에 클리어단자(CD)가 연결된 낸드게이트(NAND5)를 통해 제4전송부(4)의 입력단자에 연결함과 아울러 인버터게이트(I7)를 통하여 제3전송부(3)의 입력단자에 연결하고, 상기 제4전송부(4)의 출력은 인버터게이트(I8)를 통해 출력단자(QB)에 연결함과 아울러 일측입력에 클리어단자(CD)가 연결된 낸드게이트(NAND6)를 통해 출력단자(QBN), 제4전송부(4)의 입력단자 및 상기 낸드게이트(NAND3)와 오아게이트(OR1)의 타측입력에 연결한후 그 낸드게이트(NAND3)와 오아게이트(OR1)의 출력을 낸드게이트(NAND4)를 통하여 제3전송부(3)의 입력단자에 연결구성되어 있다.
이와같이 구성된 종래 바이너리 카운터의 작용과 그에 따른 문제점을 설명하면 다음과 같다. 먼저 클리어단자(CD)를 통하여 로우(L)전위가 인가되면 낸드게이트(NAND1)(NAND2)는 타측입력에 관계없이 이를 낸드화시켜 하이(H)전위를 출력하게 되고, 그 낸드게이트(NAND1)의 하이(H)전위는 제2전송부(2)에 구성된 모스트랜지스터(A4)의 입력에 인가됨과 아울러 인버터게이트(I3)를 통해 로우(L)전위로 반전되어 제1전송부(1)에 구성된 모스트랜지스터(A1)의 입력에 인가되며, 다른 낸드게이트(NAND2)의 하이(H)전위는 출력단자(QAN)와 제1 및 제2전송부(1)(2)에 구성된 모스트랜지스터(A2)(A3)의 입력에 인가된다. 이때 클럭단자(CP)를 통한 로우(L) 전위의 클럭펄스가 인버터게이트(I1)를 통하여 하이(H)전위로 반전된후 제1전송부(1) 및 제2전송부(2)에 구성된 모스트랜지스터(A1,A2)(A3,A4)의 제어단자(
Figure kpo00009
, C1)(C,
Figure kpo00010
)에 인가됨과 아울러 인버터게이트(I2)를 통하여 로우(L) 전위로 반전되어 제1전송부(1) 및 제2전송부(2)에 구성된 모스트랜지스터(A1,A2)(A3,A4)의 제어단자(C,
Figure kpo00011
)(
Figure kpo00012
,C1)에 인가되므로, 모스트랜지스터(A1)(A4)는 오프되고, 모스트랜지스터(A2)(A3)가 턴-온된다.
따라서 낸드게이트(NAND2)의 하이(H)전위가 각각의 제1전송부(1) 및 제2전송부(2)의 모스트랜지스터(A2)(A3)를 통하게 되는데 이때 상기 제1전송부(1)를 통한 하이(H)전위는 클리어단자(CD)의 로우(L)전위와 낸드게이트(NAND1)에서 낸드화된후 오프된 제2전송부(2)의 모스트랜지스터(A4)에서 차단되고, 제2전송부(2)의 모스트랜지스터(A3)를 통한 하이(H)전위만 인버터게이트(I4)를 통해 로우(L)전위로 반전 낸드게이트(NAND5)되어 출력단자(AQ)에 출력된다. 이와동시에 클리어단자(CD)의 로우(L)전위가 낸드게이트(NAND5)(NAND6)의 일측입력에 인가되며 그 낸드게이트(NAND5)(NAND6)는 타측입력에 관계없이 이를 낸드화시켜 하이(H)전위를 출력하게 되고, 그 낸드게이트(NAND5)의 하이(H)전위는 제4전송부(4)에 구성된 모스트랜지스터(B4)의 입력에 인가됨과 아울러 인버터게이트(I7)를 통해 로우(L)전위로 반전되어 제3전송부(3)에 구성된 모스트랜지스터(B1)의 입력에 인가되며, 다른 낸드게이트(NAND6)의 하이(H)전위는 출력단자(QBN)와 제3전송부(3)에 구성된 모스트랜지스터(B3)의 입력 및 낸드게이트(NAND3), 오아게이트(OR1)의 일측입력에 인가된다.
이때 인버터게이트(I2)를 통한 클럭단자(CP)의 로우(L)전위가 인버터게이트(I5)를 통하여 하이(H)전위로 반전된후 제3전송부(3) 및 제4전송부(4)에 구성된 모스트랜지스터(B1,B2)(B3,B4)의 제어단자(
Figure kpo00013
, C1)(C,
Figure kpo00014
)에 인가됨과 아울러 인버터게이트(I6)를 통하여 로우(L)전위로 반전된후 그 모스트랜지스터(B1, B2)(B3, B4)의 제어단자(C,
Figure kpo00015
)(
Figure kpo00016
, C1)에 인가되므로 모스트랜지스터(B1)(B4)는 오프되고, 모스트랜지스터(B2)(B3)가 턴-온된다. 따라서 상기와 같은 동작에 의해 낸드게이트(NAND3) 및 오아게이트(OR1)로 입력된 출력단자(QA)의 로우(L)전위와 낸드게이트(NAND6)의 하이(H)전위는 오프되어 있는 제4전송부(4)의 모스트랜지스터(B4)에서 차단되고, 제4전송부(2)의 모스트랜지스터(B3)를 통한 낸드게이트(NAND6)의 하이(H)전위만 인버터게이트(I8)를 통해 로우(L)전위로 반전되어 출력단자(QB)에 출력되므로 카운터가 리세트된다.
이후 클럭단자(CP)를 통한 클럭펄스가 제2a도와 같이 하이(H)전위로 인가되면 이 하이(L)전위펄스는 인버터게이트(I1)에서 로우(L)전위로 반전되어 제1전송부(1) 및 제2전송부(2)에 구성된 모스트랜지스터(A1,A2)(A3,A4)의 제어단자(
Figure kpo00017
, C1)(C, C1)에 인가됨과 아울러 인버터게이트(I2)를 통하여 하이(H)전위로 반전되어 제1전송부(1) 및 제2전송부(2)에 구성된 제어단자(C,
Figure kpo00018
)(
Figure kpo00019
, C1)에 인가되므로 그 모스트랜지스터(A2)(A3)가 오프되고, 모스트랜지스터(A1)(A4)가 턴-온된다.
이에따라 클리어단자(CD)를 통한 하이(H)전위와 전상태때 클럭단자(CP)의 로우(L)전위에 의하여 제1전송부(1)의 모스트랜지스터(A2)를 통한 출력단자(QAN)의 하이(H)전위가 낸드게이트(NAND1)에서 로우(L)전위로 낸드화된후 턴-온된 제2전송부(2)의 모스트랜지스터(A4) 및 인버터게이트(I4)를 통해 제2b도와 같이 하이(H)전위로 반전되어 출력단자(QA)에 인가됨과 아울러 낸드게이트(NAND2)에서 클리어단자(CD)의 하이(H)전위와 낸드화되어 출력단자(QAN)에 로우(L)전위로 인가된다.
이때 인버터게이트(I1)(I2)를 통한 클럭단자(CP)의 하이(H)전위는 인버터게이트(I5)를 통해 로우(L)전위로 반전되어 제3전송부(3) 및 제4전송부(4)에 구성된 모스트랜지스터(B1, B2)(B3, B4)의 제어단자(
Figure kpo00020
, C1)(C,
Figure kpo00021
)에 인가됨과 아울러 인버터게이트(I6)를 통해 하이(H)저위로 반전되어 제3전송부(3) 및 제4전송부(4)에 구성된 제어단자(C,
Figure kpo00022
)(
Figure kpo00023
, C1)에 인가되므로 그 모스트랜지스터(B2)(B3)가 오프되고, 모스트랜지스터(B1)(B4)가 턴-온된다. 이에따라 이전상태시 출력단자(QBN)의 하이(H)전위와 출력단자(QA)의 로우(L)전위가 낸드게이트(NAND3)에서 낸드화된후 낸드게이트(NAND4)의 일측입력에 하이(H)전위로 인가되고, 또한 이전상태시의 출력단자(QA)(QBN)의 로우(L)전위 및 하이(H)전위가 오아게이트(OR1)를 통해 오아링된후 상기 낸드게이트(NAND4)의 타측입력으로 하이(H) 전위를 인가하게 되므로 그 낸드게이트(NAND4)의 출력에서는 로우(L)전위가 출력되어 전상태시 턴-온된 제3전송부(3)의 모스트랜지스터(B2)를 통해 낸드게이트(NAND5)의 일측입력에 인가하게 된다.
따라서 전상태시 모스트랜지스터(B2)로부터 전송된 로우(L)전위와 클리어단자(CD)로부터 입력된 하이(H)전위를 낸드게이트(NAND5)에서 낸드화시켜 하이(H)전위를 출력한 후 현재 턴-온된 제4저송부(4)의 모스트랜지스터(B4) 및 인버터게이트(I8)를 통해 로우(L)전위로 반전시켜 출력단자(QB)에 인가함으로써 제2c도와 같이 전상태의 값을 유지하게 되고, 아울러 상기 인버터게이트(I8)의 로우(L)전위와 클리어단자(CD)의 하이(H)전위가 낸드게이트(NAND6)에서 하이(H)전위로 낸드화된후 출력단자(QBN)와 오프된 모스트랜지스터(B3) 및 낸드게이트(NAND3), 오아게이트(OR1)의 일측입력에 인가되어 상기 출력단자(QBN)가 전상태의 값을 유지하게 된다.
이후 클럭단자(CP)를 통한 클럭펄스가 제2a도와 같이 로우(L)전위로 인가되면 상기의 동작설명에서와 같이 제1전송부(1) 및 제2전송부(2)의 모스트랜지스터(A1)(A2)가 오프되고, 모스트랜지스터(A2)(A3)가 턴-온되므로 이전상태시 출력단자(QAN) 즉, 낸드게이트(NAND2)의 로우(L)전위가 턴-온된 제2전송부(2)의 모스트랜지스터(A3)를 통하고, 인버터게이트(I4)를 통해 하이(H)전위로 반전되어 출력단자(QA)에는 제2b도와 같이 계속 하이(H)전위가 인가되고, 아울러 상기 하이(H)전위는 낸드게이트(NAND2)(NAND3) 및 오아게이트(OR1)의 일측입력에 인가된다. 이에따라 상기 낸드게이트(NAND2)는 클리어단자(CD)의 하이(H)전위와 출력단자(QA)의 하이(H)전위를 낸드화시켜 출력단자(QAN)에 로우(L)전위를 인가시키게 되고, 또한 상기 클럭단자(CP)를 통한 클럭펄스의 로우(L)전위에 의해 제3전송부(3) 및 제4전송부(4)의 모스트랜지스터(B1)(B4)가 오프되고, 모스트랜지스터(B2)(B3)가 턴-온되므로 이전상태의 출력단자(QBN) 즉, 낸드게이트(NAND6)의 하이(H)전위가 턴-온된 모스트랜지스터(B3) 및 인버터 게이트(I8)를 통해 로우(L)전위로 반전되어 출력단자(QB)에는 제2c도와 같이 게속 로우(L)전위를 유지함과 아울러 그 출력단자(QB)의 로우(L)전위가 낸드게이트(NAND6)에서 클리어단자(CD)의 하이(H)신호와 낸드화되어 출력단자(QBN)에 하이(H)전위를 출력하게 된다.
이후 클럭단자(CP)를 통한 클럭펄스가 제2a도와 같이 하이(H)전위로 상승되면 제1전송부(1) 및 제2전송부(2)의 모스트랜지스터(A2)(A3)가 오프되고, 모스트랜지스터(A1)(A4)가 턴-온된다. 이에따라 클리어단자(CD)를 통한 하이(H)전위와 전상태때 클럭단자(CP)의 로우(L)전위에 의하여 제1전송부(1)의 모스트랜지스터(A2)를 통한 출력단자(QAN)의 로우(L)전위가 낸드게이트(NAND1)에서 하이(H)전위로 낸드화된후 턴-온된 제2전송부(2)의 모스트랜지스터(A4) 및 인버터게이트(I4)를 통해 제2b도와 같이 로우(L)전위로 반전되어 출력단자(QA)에 인가됨과 아울러 낸드게이트(NAND2)를 통해 출력단자(QAN)에 하이(H)전위로 출력된다.
또한 상기 클럭단자(CP)를 통한 클럭펄스의 하이(H)전위에 의해 제3전송부(3) 및 제4전송부(4)의 모스트랜지스터(B2)(B3)가 오프되고 모스트랜지스터(A1)(A4)가 턴-온되므로 이전상태시 출력단자(QBN) 즉, 낸드게이트(NAND6)의 하이(H)전위와 출력단자(QA)의 하이(H) 전위가 낸드게이트(NAND3)에서 낸드화된 후 낸드게이트(NAND4)의 일측입력에 로우(L)전위로 입력되고, 또한 이전상태시의 출력단자(QA)(QBN)의 하이(H)전위가 오아게이트(OR1)를 통해 오아링된 후 상기 낸드게이트(NAND4)의 타측에 하이(H)전위로 입력되므로 그 낸드게이트(NAND4)의 출력에서는 하이(H)전위가 출력되어 이전상태시 클럭단자(CP)의 하이(H)전위에 의해 턴-온된 제3전송부(3)의 모스트랜지스터(B2)를 통해 낸드게이트(NAND5)의 일측입력에 인가된다. 따라서 이전상태의 모스트랜지스터(B2)로 부터 전송된 하이(H)전위와 클리어단자(CD)의 하이(H)전위로 낸드게이트(NAND5)에서 낸드화시켜 로우(L)전위를 출력한후 현재 턴-온된 제4전송부(4)의 모스트랜지스터(B4) 및 인버터게이트(I8)를 통해 출력단자(QB)로 제2c도와 같이 하이(H)전위를 출력하고, 아울러 상기 인버터게이트(I8)의 하이(H)전위와 클리어단자(CD)의 하이(H)전위가 낸드게이트(NAND6)에서 로우(L)전위로 낸드화되어 출력단자(QBN)로 인가된다. 이러한 동작이 반복되어 2비트의 카운터를 수행하게 된다.
그러나 이와같은 종래의 바이너리 카운터는 다수의 모스트랜지스터와 게이트소자를 사용함으로 인하여 반도의 칩면적이 커지는 단점이 있을뿐 아니라 이로인한 응답속도의 저하 및 전력소비가 많은 문제점이 있었다.
본 발명은 이와같은 종래의 문제점을 감안하여 카운터의 논리회로 구현시 모스트랜지스터 소자를 최소한으로 사용해서 반도체의 칩면적을 소형화하도록 창안한 것으로, 이하 본 발명을 첨부된 도면에 의거 상세히 설명하면 다음과 같다.
제3도는 본 발명의 바이너리 카운터 회로도로써, 이에 도시한 바와 같이, 클럭펄스가 인가되는 클럭단자(
Figure kpo00024
)를 모스트랜지스터(A1)(A2)로 된 제1전송부(1)의제어단자(
Figure kpo00025
, C1) 및 모스트랜지스터(A3)의 제어단자(
Figure kpo00026
)에 연결함과 아울러 인버터게이트(I1)를 통하여 모스트랜지스터(A1)(A2)의 제어단자(C,
Figure kpo00027
) 및 모스트랜지스터(A3)의 제어단자(C)에 연결하고, 상기 제1전송부(1)의 출력은 인버터게이트(I3)를 통하여 모스트랜지스터(A3)의 입력에 연결하고, 그출력은 게이트가 클리어단자(
Figure kpo00028
)와 연결된 피-모스트랜지스터(PM1)의 드레인-소오스를 통해 전원단자(VDD)에 연결함과 아울러 콘덴서(C1) 및 인버터게이트(I4)를 통하여 출력단자(Q1) 및 제1전송부(1)의 입력단자에 연결하며 상기 출력단자(Q1)는 인버게이트(I5)를 통해 출력단자(Q1N), 제1전송부(1)의 입력단자와 연결함과 아우럴 인버게이트(I2)를 통해 타측입력에 클럭단자(
Figure kpo00029
)가 연결된 노아게이트(NOR1)의 일측입력에 연결한후 그 출력을 모스트랜지스터(B1)(B2)로 된 제2전송부(2)의 제어단자(
Figure kpo00030
, C1) 및 모스트랜지스터(B3)의 제어단자(
Figure kpo00031
)에 연결함과 아울러 인버게이트(I6)를 통하여 모스트랜지스터(B3)의 제어단자(C) 및 제2전송부(2)의 제어단자(C,
Figure kpo00032
)에 연결하고, 상기 클리어단자(
Figure kpo00033
)는 인버게이트(I9)를 통해 앤-모스트랜지스터(NM1)의 게이트에 연결하여 그 앤-모스트랜지스터(NM1)의 소오스를 제2전송부(2)의 출력단자와 연결함과 아울러 인버게이트(I7), 모스트랜지스터(B3), 일단이 접지된 콘덴서(C2) 및 인버게이트(I8)를 통해 제2전송부(2)의 입력 및 출력단자(Q2)에 연결하고, 그 출력단자(Q2)는 인버게이트(I10)를 통해 출력단자(Q2N) 및 제2전송부(2)의 입력단자에 연결하여 구성한다.
이와같이 구성된 본 발명의 작용, 효과를 상세히 설명하면 다음과 같다.
먼저 클리어단자(
Figure kpo00034
)를 통하여 클리어 신호가 제4b도와 같이 로우(L)전위로 인가되면 피-모스트랜지스터(PM1)가 턴-온되어 전원단자(VDD)의 하이(H)전위가 그 피-모스트랜지스터(PM1)를 통하여 콘덴서(C1)에 충전됨과 아울러 인버게이트(I4)를 통하여 제4c도와 같이 로우(L)전위로 반전된 후 제1전송부(1)에 구성된 모스트랜지스터(A1)의 입력 및 출력단자(Q1)에 인가되고, 상기 인버게이트(I4)의 로우(L)전위는 인버게이트(I5)를 통해 하이(H)전위로 반전되어 출력단자(Q1N)와 제1전송부(1)에 구성된 모스트랜지스터(A2)의 입력 및 노아게이트(NOR1)의 일측입력으로 인가되면 그 노아게이트(NOR1)는 타측입력에 관계없이 이를 노아링시켜 로우(L)전위를 출력하게되고, 이 로우(L)전위는 제2전송부(2)의 제어단자(
Figure kpo00035
, C1) 및 모스트랜지스터(B3)의 제어단자(
Figure kpo00036
)에 인가됨과 아울러 인버게이트(I6)를 통하여 하이(H)전위로 반전된 후 상기 제2전송부(2)의 제어단자(C,
Figure kpo00037
) 및 모스트랜지스터(B3)의 제어단자(C)에 인가되므로 그 모스트랜지스터(B3)와 제2전송부(2)의 모스트랜지스터(B1)가 턴-온되고, 모스트랜지스터(B2)가 오프된다. 한편 클리어단자(
Figure kpo00038
)를 통한 로우(L)전위가 인버게이트(I9)에서 하이(H)전위로 반전되므로 엔-모스트랜지스터(NM1)가 턴-온되고, 이에따라 그 앤-모스트랜지스터(NM1)의 소오스에 걸린 로우(L)전위는 인버게이트(I7)에서 하이(H)전위로 반전된 후 턴-온된 모스트랜지스터(B3)를 통하고, 다시 인버게이트(I8)에서 제4e도와 같이 로우(L)전위로 반전되어 턴-온된 제2전송부(2)의 모스트랜지스터(B1)의 입력 및 출력단자(Q2)에 인가되며, 아울러 그 로우(L)전위는 인버게이트(I10)를 통하여 하이(H)전위로 반전된 후 출력단자(Q2N) 및 제2전송부(2)에 구성된 모스트랜지스터(B2)의 입력에 인가되므로써 카운터가 리세트된다.
이후 클럭단자(
Figure kpo00039
)를 통한 클럭펄스가 제4a도와 같이 하이(H)전위로 인가되고, 클리어단자(
Figure kpo00040
)로부터 클리어가 해체되어 하이(H)전위로 인가되면 이 하이(H)전위의 클럭펄스는 제1전송부(1)의 제어단자(C, C1) 및 모스트랜지스터(A3)의 제어단자(
Figure kpo00041
)에 인가됨에 아울러 인버게이트(I1)를 통하여 로우(L)전위로 반전되어 상기 제1전송부(1)의 제어단자(C,
Figure kpo00042
) 및 모스트랜지스터(A3)의 제어단자(C)에 인가되므로 그 모스트랜지스터(A1)(A3)가 오프되고, 모스트랜지스터(A2)가 턴-온되며, 또한 클리어단자(CD)의 하이(H)전위를 입력으로 한 피-모스트랜지스터(PM1)가 오프된다. 이에따라 이전상태시 출력단자(Q1N)의 하이(H)전위가 턴-온되어 있는 제1전송부(1)의 하이(H)전위가 턴-온되어 있는 제1전송부(1)의 모스트랜지스터(A2)를 통하고, 인버게이트(I3)에서 제4d도와 같이 로우(L)전위로 반전된후 오프되어 있는 모스트랜지스터(A3)의 입력에 인가된다. 이때 제4a도와 같이 클럭단자(
Figure kpo00043
)의 클럭펄스가 로우(L)전위로 떨어질겨우 모스트랜지스터(A3)와 제1전송부(1)의 모스트랜지스터(A1)가 턴-온되므로, 상기 인버터게이트(I3)의 로우(L)전위가 모스트랜지스터(A3)를 통해 일정시정수를 가진 콘덴서(C1)에 충전됨과 아울러 인버게이트(I4)를 통해 제4c도와 같이 하이(H)전위로 반전되어 출력단자(Q1) 및 제1전송부(1)의 입력에 인가되고, 동시에 그 출력단자(Q1)의 하이(H)전위가 인버게이트(I5)에서 로우(L)전위로 반전되어 출력단자(Q1N)와 제1전송부(1)의 입력 및 노아게이트(NOR1)의 일측입력에 인가되므로, 그 노아게이트(NOR1)는 인버게이트(I2)를 통하 클럭단자(
Figure kpo00044
)의 하이(H)전위와 출력단자(Q1N)의 로우(L)전위를 노아링시켜 로우(L)전위를 출력하게 되고, 이 로우(L)전위는 제2전송부(2)의 제어단자(
Figure kpo00045
, C1) 및 모스트랜지스터(B3)의 제어단자(
Figure kpo00046
)로 인가됨과 아울러 인버터게이트(I6)를 통하여 하이(H)전위로 반전된후 제2전송부(2)의 제어단자(C,
Figure kpo00047
) 및 모스트랜지스터( B3)의 제어단자(C)에 인가되어 상기 제2전송부(2)의 모스트랜지스터(B2)를 오프시키고, 모스트랜지스터(B1)(B3)를 턴온시키게 된다. 따라서 이전상태때 엔-모스트랜지스터(NM1)의 소오스에 걸린 로우(L)전위가 인버터게이트(I7)를 통하여 하이(H)전위로 반전된후 턴-온된 모스트랜지스터(B3), 콘덴서(C2) 및 인버터게이트(I8)를 통하여 제4e도와 같이 다시 로우(L)전위로 되어 출력단자(Q2) 및 제2전송부(2)에 입력됨과아울러 인버터게이트(I10)를 통해 하이(H)전위로 반전되어 제2전송부(2) 및 출력단자(Q2N)에 입력된다.
이후 클럭단자(
Figure kpo00048
)를 통한 클럭펄스가 하이(H)전위로 상승하게되면 모스트랜지스터(A3) 및 제1전송부(1)의 모스트랜지스터(A1)가 오프되고, 모스트랜지스터(A2)가 턴-온된다. 따라서 이전상태시 출력단자(Q1N)의 로우(L)전위가 상기 턴-온된 모스트랜지스터(A2) 및 인버터게이트(I3)를 통해 제4d도와 같이 하이(H)전위로 반전된후 오프되어 있는 모스트랜지스터(A3)의 입력에 인가하게되는데 이때 콘덴서(C1)의 시정수값에 의해 이전상태시 모스트랜지스터(A3)의 로우(L)전위가 인버터게이트(I4)에서 제4c도와 같이 하이(H)전위로 계속 유지된 후 출력단자(Q1) 및 오프된 제1전송부(1)의 모스트랜지스터(A1)의 입력에 인가됨과 아울러 그 출력단자(Q1)의 하이(H)전위가 다시 인버터게이트(I5)를 통하여 로우(L) 전위로 반전되어 출력단자(Q1N), 노아게이트(NOR1) 및 턴-온되어있는 제1전송부(1)의 입력에 인가되므로, 그 노아게이트(NOR1)는 인버터게이트(I2)를 통한 클럭단자(
Figure kpo00049
)의 로우(L)전위와 출력단자(Q1N)의 로우(L)전위를 노아링시켜 하이(H)전위를 출력하게 되고, 이 하이(H)전위는 제2전송부(2)의 모스트랜지스터(B2)를 턴-온시키게 되고, 모스트랜지스터(B1)(B2)를 오프시키게 된다.
따라서 이전상태시 출력단자(Q2N)의 하이(H)전위가 상기 턴-온된 모스트랜지스터(B2) 및 인버터게이트(I7)를 통하여 로우(L)전위로 반전된후 오프되어 있는 모스트랜지스터(B3)의 입력에 인가하게되는데 이때 상기의 동작과 같이 콘덴서(C2)의 시정수값에 의해 이전상태시 모스트랜지스터(B3)의 하이(H)전위가 인버터게이트(I8)에서 제4e도와 같이 로우(L)전위로 게속 유지된후 출력단자(Q2) 및 오프된 제2전송부(2)의 모스트랜지스터(B1)의 입력에 인가됨과 아울러 그 출력단자(Q2)의 로우(L)전위가 다시 인버터게이트(I10)를 통하여 하이(H)전위로 반전되어 출력단자(Q2N) 및 제2전송부(2)의 입력에 인가되다가 클럭단자(
Figure kpo00050
)를 통한 클럭펄스가 로우(L)전위로 떨어지게 되면 제1전송부(1)의 모스트랜지스터(A2)가 오프되고, 모스트랜지스터(A1)(A3)가 턴-온된다.
따라서 전상태시 인버터게이트(I3)에 걸린 하이(H)전위가 턴-온된 모스트랜지스터(A3)와 콘덴서(C1) 및 인버터게이트(I4)를 통하여 제4c도와 같이 로우(L)전위로 반전된 후 출력단자(Q1) 및 제1전송부(1)에 입력됨과 아울러 인버터게이트(I5)를 통하여 하이(H)전위로 반전되어 출력단자(Q1N), 제1전송부(1) 및 노아게이트(NOR1)의 일측입력에 인가되고, 노아게이트(NOR1)는 인버터게이트(I2)를 통한 클럭단자(
Figure kpo00051
)의 하이(H)전위와 출력단자(Q1N)의 하이(H)전위를 노아링시켜 로우(L)전위를 출력하게 되고, 이 로우(L)전위는 제2전송부(2)의 모스트랜지스터(B2)를 오프시키게 되고, 모스트랜지스터(B1)(B2)를 턴-온시키게 된다. 따라서 전상태시 인버터게이트(I7)에 걸린 로우(L)전위가 턴-온된 모스트랜지스터(B3)와 콘덴서(C2) 및 인버터게이트(I8)를 통하여 제4f도와 같이 하이(H)전위로 반전된후 출력단자(Q2) 및 제2전송부(2)에 입력되고, 동시에 인버터게이트(I10)를 통하여 로우(L)전위로 반전되어 출력단자(Q2N) 및 제2전송부(2)의 입력에 인가되고, 이후 클럭단자(
Figure kpo00052
)를 통한 클럭펄스가 하이(H)전위로 다시 상승하게 되면 모스트랜지스터(A3) 및 제1전송부(1)의 모스트랜지스터(A1)가 오프되고, 모스트랜지스터(A2)가 턴-온된다. 따라서 이전상태시 출력단자(Q1N)의 하이(H)전위가 상기 턴-온된 모스트랜지스터(A2) 및 인버터게이트(I3)를 통하여 제4d도와 같이 로우(L)로 반전된 후 오프되어 있는 모스트랜지스터(A3)의 입력에 인가하게 되는데 이때 상기와 같이 콘덴서(C1)의 일정시정수값에 의해 이전상태시 모스트랜지스터(A3)의 하이(H)전위가 인버터게이트(I4)에 제4c도와 같이 로우(L)전위로 반전되어 계속 유지된 후 출력단자(Q1) 및 오프된 제1전송부(1)의 모스트랜지스터(A1)의 입력에 인가됨과 아울러 그 출력단자(Q1)의 로우(L)전위가 다시 인버터게이트(I5)를 통하여 하이(H)전위로 반전되어 출력단자(Q1N), 노아게이트(NOR1) 및 턴-온된 제1전송부(1)의 입력에 인가되므로, 그 노아게이트(NOR1)는 인버터게이트(I2)를 통한 클럭단자(
Figure kpo00053
)의 하이(H)전위와 출력단자(Q1N)의 하이(H)전위를 노아링시켜 로우(L)전위를 출력하게 되고, 이 로우(L)전위는 제2전송부(2)의 모스트랜지스터(B2)를 오프시키고, 모스트랜지스터(B1)(B2)를 턴-온시키게 된다. 따라서 이전상태시 인버터게이트(I7)에 걸린 로우(L)전위가 턴-온된 모스트랜지스터(B3), 콘덴서(C2) 및 인버터게이트(I8)를 통하여 제4e도와 같이 하이(H)전위로 반전된 후 출력단자(Q2) 및 제2전송부(2)에 입력됨과 아울러 인버터게이트(I10)를 통하여 다시 로우(L)전위로 반전되어 제2전송부(2)의 입력에 인가되다가 클럭단자(
Figure kpo00054
)를 통한 클럭펄스가 로우(L)전위로 떨어지게되면 제1전송부(1)의 모스트랜지스터(A2)가 오프되고, 모스트랜지스터(A1)(A3)가 턴-온된다. 따라서 전상태시 인버터게이트(I3)에 걸린 로우(L)전위가 턴-온된 모스트랜지스터(A3)와 콘덴서(C1) 및 인버터게이트(I4)를 통하여 하이(H)전위로 반전된 후 출력단자(Q1) 및 제1전송부(1)에 입력됨과 아울러 인버터게이트(I5)를 통하여 로우(L)전위로 반전되어 다시 출력단자(Q1N), 제1전송부(1) 및 노아게이트(NOR1)의 일측입력에 인가되고, 노아게이트(NOR1)는 인버터게이트(I2)를 통한 클럭단자(
Figure kpo00055
)의 하이(H)전위와 출력단자(Q1N)의 로우(L)전위를 노아링시켜 로우(L)전위를 출력하게 되고, 이 로우(L)전위는 제2전송부(2)의 모스트랜지스터(B2)를 오프시키게 되고, 모스트랜지스터(B1)(B2)를 턴-온시키게 된다.
이에따라 전상태시 인버터게이트(I7)에 걸린 로우(L)전위가 턴-온된 모스트랜지스터(B3)와 콘덴서(C2) 및 인버터게이트(I8)를 통하여 하이(H)전위로 반전된 후 출력단자(Q2) 및 제2전송부(2)에 입력되고, 동시에 인버터게이트(I10)를 통하여 로우(L)전위로 반전되어 출력단자(Q2N) 및 제2전송부(2)에 입력되고, 이러한 동작이 반복되어 2비트의 카운터를 수행하게 된다.
이상에서 상세히 설명한 바와같이 본 발명은 카운터의 논리회로 구현시 모스트랜지스터를 최소한으로 사용함으로써 반도체의 칩면적이 소형화될뿐 아니라 응답속도가 빠르고 전력의 소비가 적은 특징이 있는 것이다.

Claims (1)

  1. 바이너리 카운터에 있어서, 클럭펄스가 인가되는 클럭단자(
    Figure kpo00056
    )를 제1전송부(1)의 제어단자(
    Figure kpo00057
    , C1) 및 모스트랜지스터(A3)의 제어단자(
    Figure kpo00058
    )에 연결함과 아울러 인버터게이트(I1)를 통하여 제1전송부(1)의 제어단자(C,
    Figure kpo00059
    ) 및 모스트랜지스터(A3)의 제어단자(C)에 연결하고, 상기 제1전송부(1)의 출력은 인버터게이트(I3) 및 모스트랜지스터(A3)를 통해 게이트가 클리어단자(
    Figure kpo00060
    )와 연결된 피-모스트랜지스터(PM1)의 소오스에 연결한후 그 접속점을 콘덴서(C1) 및 인버터게이트(I4)를 통하여 출력단자(Q1)와 제1전송부(1)의 입력에 연결하며, 상기 출력단자(Q1)는 인버터게이트(I5)를 통해 출력단자(Q1N), 제1전송부(1) 및 인버터게이트(I2)를 통해 타측입력에 클럭단자(
    Figure kpo00061
    )가 연결된 노아게이트(NOR1)의 일측입력에 연결한후 그 출력을 제2전송부(2)의 제어단자(
    Figure kpo00062
    , C1) 및 모스트랜지스터(B3)의 제어단자(
    Figure kpo00063
    )에 연결함과 아울러 인버터게이트(I6)를 통해 상기 제2전송부(2)의 제어단자(C,
    Figure kpo00064
    ) 및 모스트랜지스터(B3)의 제어단자(C)에 연결하고, 상기 클리어단자(
    Figure kpo00065
    )는 인버터게이트(I9)를 통해 엔-모스트랜지스터(NM1)의 게이트에 연결하여 그 소오스를 제2전송부(2)의 출력에 연결함과 아울러 인버터게이트(I7), 모스트랜지스터(B3) 및 인버터게이트(I8)를 통해 출력단자(Q2) 및 제2전송부(2)의 입력에 연결하고, 상기 출력단자(Q2)는 인버터게이트(I10)를 통하여 제2전송부(2)의 입력 및 출력단자(Q1N)에 연결하여 구성함을 특징으로 한 바이너리 카운터.
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