KR930002997B1 - 디지탈 등화장치 및 방식 - Google Patents

Abstract

내용 없음.

Description

디지탈 등화장치 및 방식

제 1 도는 여파기의 군지연 특성에 의한 펄스파의 변형도.

제 2 도는 등화기 블럭도.

제 3 도는 본 발명의 구성도.

제 4 도는 반복부호의 연속부호를 정의하기 위한 파형도.

제 5 도는 제 3 도에 따른 구체회로도의 제 1 실시예도.

제 6 도는 제 5 도의 각 부분에 대한 동작파형도.

제 7 도는 제 3 도에 따른 구체회로도의 제 2 실시예도.

제 8 도는 제 7 도의 각 부분에 대한 동작 파형도.

제 9 도는 제 3 도에 따른 구체회로도의 제 3 실시예도.

제10도는 제 9 도의 각 부분에 대한 동작파형도.

제11도는 제 3 도에 따른 구체회로도의 제 4 실시예도.

제12도는 제11도의 각 부분에 대한 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 지연부 20 : 판단부

30 : 전압가감산부 40 : 전환부

본 발명은 디지탈 등화기에 관한 것으로, 특히 NRZ(NON-RETURN-to-Zero)신호가 여파기를 통과할때 군지연 특성에 의한 부호간의 간섭방해 및 위상 떨림현상을 디지탈 적으로 제거할 수 있는 장치 및 방식에 관한 것이다.

다수의 채털(Channel)을 가진 여러가지 디지탈 전송계(Digital Transmission Network)에 있어서는, 근접된 각 채널간의 방해가 없으면서 가능한 최대의 정보를 전송하기 위해 정보(Information, Data)신호 대역폭(Bandwidth)을 제한 할 필요가 있따.

그러나 디지탈 신호는 일종의 구형파(Square-Wave)이므로 그안에 포함된 기본주파수 이외에 고조파(Spurious)성분이 많아 이론적인 구형파의 대역폭은 무한대가 된다. 그러므로 한정된 주파수 범위내에서 다수의 사용자가 있는 전송계에 있어서는 대역폭이 매우 넓은 구형파를 그대로 전송하는 것은 무의미하며 근접된 채널에 방해가 되지 않도록 신호의 대역폭을 한정된 범위내로 제한(Limiting)시키는 여파작업(Filtering)이 필요하다.

여파기(Filter)로는 저항, 코일, 축전기등의 수동소자만으로 이루어진 고전적인 형태로부터 연산증폭기(OP-Amp)에 의한 능동 여파기(Active filter), 디지탈적 해석에 의한 트랜스버설 여파기(Transversal Filter)등이 있으나, 이들 모두는 신호파를 여파하는 도중 위상지연(Phase Delay) 특성이 주파수에 따라 비직선적으로 변화한다.

위상지연(Phase Delay)은 여파기에 순수 반송파만 입력되었을 경우 그 반송파(Carrier)가 여파기를 통과하여 출력될때까지의 시간으로서, 이상적인 여파기(Ideal Filter)의 경우에는 대역폭 내의 주파수 범위에서 반송파의 주파수가 변할 경우 출력되는 지연시간은 반송파의 주파수에 비례하여 일정히 변화한다. 그러나 이상적인 여파기는 실제적으로 실현이 불가능하다.

한편, 진폭변조(Amplitude Moduiation)와 같이 주파수 스펙트럼(Spactrum)상으로 반송파와 여러개의 측파대(Side-Band)들로 복합구성된 파를 여파기에 입력시켰을때, 반송파와 측파대들 간의 주파수 차이에 따라 여파기에서 반송파와 측파대들은 각기 다른양으로 위상지연이 일어나므로 측파대들의 위상지연에 대한 새로운 정의가 요구되는데 이것을 군지연(Group-Delay) 특성이라고 하며, 수학적으로 위상지연 특성의 주파수에 대한 미분항으로 표현된다.

디지탈-통신계에 있어서는 정보가 디지탈 펄스파 형태로 그 정보내에는 기본주파수의 여러 배수 주파수들이 수많이 존재하므로 여러 측파대를 가진셈이어서, 디지탈 정보를 대역폭제한(Bandwidth Limiting)을 위하여 여파기에 통과 시킬때에는 군지연 특성을 이용하여 여파기의 위상 특성을 표현한다.

그런데 상기에서 설명된 바와같이 위상지연 특성과 군지연 특성은 미분함수로 비례하므로 어떤 여파기가 위상지연 특성이 비직선적이면 군지연특성도 일정하지 않게된다. 결국 대부분의 여파기는 군지연 특성이 일정하지 않아서 복소항을 가진 디지탈 정보가 대역폭 제한을 위하여 여파기를 지나게 되면 파형에 왜곡이 생기게 되는 것이다. 대역폭 제한시 가장 심각하게 많이 발생되어 대부분의 디지탈 통신계에서 억제할 것이 요구되는 디지탈 펄스파형의 왜곡 형태로는 부호상간의 간섭방해(Inter-Symbol-Interference : ISI)와 위상떨림 오차(Jitter)가 있다. 즉 제 1 도에 도시한 바와같이(1b)와 같은 디지탈 펄스가 여파기(1)로 입력 되었을시 출력되는 파형은 (1d)의 (X)와 같은 이상적인 파형이 아니라 (1d)의 (Y)와 같은 왜곡(distortion)된 파형이 출력된다. 상기(1d)의 (Y)와 같은 왜곡파에서 (나)와 같은 오버슈트(Overshoot)현상과 (다)의 뒤처짐 현상으로 부호상호간의 간섭방해를 일으키며 (라)는 오버슈트 현상에 의해 생기는 위상 떨림오차이다. 상기 부호상호간의 간섭방해(ISI)란 여파된 펄스파가 샘플링(Sampling) 시간을 중심으로 대칭이된 형태로 출력되어야 하나 군지연(Group-Delay) 특성에 의해 샘플링 시간의 중심에 비대칭인 펄스형태로 출력됨과 동시에 뒤로 진폭 흔적이 길게남아 다음부호의 진폭에 영향을 주어 정상적인 파형이 출력되지 못하는 현상을 말한다.

위상떨림오차(Jitter) 역시 여파기의 군지연 특성에 의한 디지탈 펄스파의 왜곡현상으로, 여파기의 군지연 특성이 일정하지 않아 디지탈 펄스파의 천이가 샘플링 시간에 동기되어 영점을 통과하지 않고 제각기 비동기적으로 영점을 통과하는 시점이 달라지는 현상을 말한다. 그런데, 수신측에서는 송신된 정보의 시간적인 동기(Clock)를 복원해 낼때 대개 데이타의 영점 천이(Zero Crossing)를 검출하여 이용하므로 위상 떨림오차가 송신측에서 커지면 수신측에서 복원된 동기도 오차가 커지고 이들 기준으로 정보를 복원하면 자연히 오류(Error)도 커지게 되는 것이다.

이렇듯 부호상호간의 간섭방해(ISI)와 위상떨림오차(Jitter)는 실제적으로 디지탈 통신계에서 정보의 전송상의 오류확률(Probabitity Error)과 신호의 악화(Digradation)에 큰 변수이므로 이들의 발생을 가급적으로 줄여야 한다.

공지의 사실인 나이퀴스트 이론(Nyquist's theory)에 따르면 대역폭이 전송 비트레이트(Bit-Rate : 1초 동안에 전송되는 데이타 비트의 갯수)와 같을때 부호 상호간의 간섭방해(ISI)와 위상떨림 오차(Jitter)가 없어진다고 되어있다. 그러나 이 대역폭은 나이퀴스트 자신의 이론중의 하나로 대역폭이 부호비의 반이면(즉 1/2bit-rate) 정보데이타에 손상이 없이 전송할 수 있다는 최소 대역폭 이론(Minimum bandwidth theory)에 의한 주파수보다 두배나 더 넓으므로 한정된 주파수 범위내에서 여러 채널을 동시에 사용하는 장비에서는 비경제적이다. 따라서 대역폭 제한도 적절히하며 동시에 부호상호간의 간섭방해와 위상떨림오차가 없는 여파기는 실현하기가 매우 어렵다.

그러므로 대개 디지탈 통신계에서는 파형의 왜곡은 군지연(Group-Delay) 특성이 일정하지 않은데서 발생되는 것임에 관점을 두어, 제 2 도a에서와 같이 여파기(1)의 군지연 특성이 일정하도록 보상해 주는 위상등화기(Phase equalizer)(2)를 설치하여 정보의 왜곡을 막는다. 위상 등화기란 여파기 뒤 혹은 앞에 위치하며, 통과 이득은 전 주파수 대역내에서 일정하나 등화기 자체의 군지연 특성이 여파기의 군지연 특성과 반대의 특성을 갖는 체계(Network)로, 여파기의 불일정한 군지연 특성이 그의 역특성인 등화기인 군지연 특성과 서로 상쇄되어, 결국은 위상 등화기를 설치한 여파기의 전체 군지연 특성을 일정하게 되도록 하는 것이다.

한편, 공지의 사실인 퓨리어 변환(Fourier transform)에 의하면 디지탈 펄스의 열(Digital Pulse Stream)은 여파기 통과시 여파기의 통과 이득이 일정해도 여파기의 차단주파수(Cutoff Frequency)부근으로 갈수록 출력되는 전력이 점차 sinX/X의 형태로 감소하는 특성을 가지고 있는데 이 현상이 더욱 부호상호간의 간섭방해를 가중시킨다. 따라서 여파기에 위상등화기(Phase-Equalizer)외에 진폭 특성이 X/sinX형태인 진폭등화기(Amplitude-Equalizer)(3)를 두어 위 현상을 보상한다. 상기 위상 등화기(2)나 진폭등화기(3)의 구현은 고전적인 방법으로 시상수(Time constant)가 주파수에 따라 변화함을 이용하여 저항, 코일, 축전기등을 적당히 조합하는 식으로 많이 이루어져 왔다.

제 2 도b는 저항 및 축적기를 사용한 위상등화기이며, 제 2 도c는 저항, 축적기 및 코일을 사용한 위상등화기로서 훠스트 오더 올패스회로 형태(First order All-pass circuit type)이며, 군지연 특성이 복잡할시는 해당 폴(pole)수에 따른 n오드 올패스회로(nth order All-pass circuit)를 구성하여야 한다. 그러나, 상기와 같이 수동소자에 의한 등화기들은 수동소자의 값이 외부조건에 따라 매우 민감하므로, 특성이 변화하여도 설계된 수동소자의 값이 1% 이내의 허용오차를 가질 것이 요구되는데, 등화기를 정밀 제작하더라고 온도에 따라 수동소자의 값이 변함에 따라 그 특성이 변화하여 정확한 성능을 기대하기 어려웠으며, 복잡하게 일그러진 형태의 여파기의 군지연 특성을 보상하기 위하여는 등화기의 회로(nth order All-pass circuit)가 매우 복잡해지고, 보상의 정확도에는 한계가 있었으며, 한번 설계된 등화기는 소정 목표 여파기에서만 사용이 가능하고, 대역주파수나 비트비율(Bit-Rate)이 변화하면 다시 시정수를 바꾸어 설계 하여야만 했었던 불편함이 있었다.

따라서 본 발명의 목적은 여파기의 전단에 위치하여 여파기에서 발생되는 부호상호간의 간섭현상 및 위상떨림 오차등의 현상들을 극소화 하기 위해 여파기에 입력될 디지탈 펄스 데이타들의 폭을 미리 적당히 변형시켜 줄수 있는 디지탈 등화장치 및 방식을 제공함에 있다.

본 발명의 다른 목적은 위상등화와 진폭등화를 동시에 수행할 수 있는 디지탈 등화장치 및 방식을 제공함에 있다.

본 발명의 또다른 목적은 대역주파수나 비트율이 광범위하게 변화하더라도 왜곡파를 등화할 수 있는 디지탈 등화장치 및 방식을 제공함에 있다.

본 발명의 또다른 목적은 디지탈 소자로 구성하여 주변특성에 따른 민감성을 제거한 안정된 디지탈 등화장치를 제공함에 있다.

이하 본 발명은 도면을 참조하여 상세히 설명한다. 제 3 도는 본 발명의 구성도로서 다수개의 지연기로 구성하여 입력하는 데이타를 클럭에 동기하여 소정 비트 지연출력하는 지연부(10)와, 상기 지연출력을 입력하여 해당 데이타가 연속부호 또는 반복부호 형태인가 판별하는 판단부(20)와, 소정 전압폭 레벨을 갖는 다수개의 전압가감산기로 구성하여 상기 지연부(10)의 소정 지연기 출력을 상기 전압가감산기를 통하여 디지탈 펄스폭을 조정하기 위한 각 소정레벨의 전압값을 발생하는 전압가감산부(30)와, 상기 전압가감산부(30)의 출력중 상기 판단부(20)의 부호형태 판별에 따라 전환되어 해당 전압폭 신호를 선택하여 여파기로 출력하는 전환부(40)로 구성되며 제 4 도는 반복부호와 연속부호에 대한 정의로서 (4b)와 같이 한개의 비트마다 논리 1.0수준으로 반복되는 데이타의 경우에는 반복부호, (4c)와 같이 두개의 비트가 논리 1 또는 0수준으로 연속될 경우에는 '2연속부호', (4d)와 같이 세개의 비트가 논리1 또는 논리 0 수준으로 반복되는 경우에는 '3연속부호', (4e)와 같이 N개의 비트가 논리1 또는 논리0 수준으로 반복되는 경우를 'N연속부호'라 칭하기로 한다.

상술한 구성에 의거 본 발명을 제3, 4도를 참조하여 상세히 설명한다.

본 발명의 디지탈 등화기는 디지탈 펄스파의 진폭이 논리0 수준(Logic Low Level)에서 논리1 수준(Logic High Level)으로 또는 논리1 수준에서 논리0 수준으로 갑자기 천이(Trensition)될때 발생하는 과도응답(Overshoot) 현상과, 입력되는 데이타가 논리1 또는 논리0 수준이 연속되는(즉, 1100, 111000, 0000…)연속부호의 경우 여파기의 군지연 특성에 의해 영점을 통과하는 시점이 불규칙하게 변화하는 현상과, 상기와 같이 이어지는 바로 전 비트(bit)의 잔여성분이 다음 비트와 전압적으로 합이되어 다음 비트의 진폭을 줄이는 현상과, 입력되는 데이타가 논리1, 0 수준으로 반복되는(즉, 1010101) 반복부호의 경우 펄스파에 포함된 주파수 성분이 높은 쪽으로 분포되어 여파기를 통과하면 상당수의 주파수 성분이 억제되어 출력되는 전력이 줄어드는 현상등을 제거하기 위함이다.

상기와 같은 현상을 제거하기 위하여 연속되는 부호의 경우에는 부호의 처음 비트를 보통 논리수준의 전압 폭보다 낮게해 놓으면 과도응답 현상의 폭이 줄어들고, 연속되는 부호의 끝으로 갈수록 점차 각 비트의 폭을 크게해 놓으면 영점통과 시점이 다음으로 길어져 흔적을 남기던 것이 짧아져 다음 비트에 영향을 주는 현상이 줄어들며, 반복부호시에는 진폭을 보통 논리수준보다 약간 크게해주어 여파기에서 전력이 줄어들어도 보상할수 있다. 등화기 입력으로 데이타가 입력되면 지연부(10)에서는 자신의 기본 클럭만큼 각 지연기에서 지연되며, 소정 클럭지연 소정 지연기의 출력 데이타를 전압가감산부(30)의 각 전압가감산기(VOLI-VOLM)의 공동 입력으로 공급한다. 소정 클럭지연한 데이타를 입력하는 이유는 비트 전후의 천이관계를 알기위함과 아울러 판단부(20)의 판단시간에 의해 지연을 보상하기 위함이다.

전압가감산회로(40)는 입력된 데이타의 진폭수준을 각 전압가감산기(VOLI-VOLM)에서 그 폭을 더하거나 빼서 원하는 여러가지 진폭 수준으로 미리 만들어 전환부(40)의 해당 각 입력단자에 연결시켜 놓으며, 전환부(40)에서는 이들 입력중 한개를 선택하여 출력하는데 선택의 조절은 판단부(20)에 의해서 제어된다.

한편, 각 지연기(DLY1-DLYN)의 출력들은 판단부(20)의 각 입력으로 연결되는데 판단부(20)에서는 입력된 데이타가 반복 부호인가 연속부호중의 하나인가를 판단한다. 즉 상기 판단부(20)는 (4b)와 같이 데이타의 앞ㆍ뒤의 부호수준이 틀릴경우(즉 010 또는101)에는 반복부호중의 한 비트라고 판단하여 평균 논리폭보다 크게 전압을 가한 전압 가감산기의 출력이 등화기의 출력으로 되도록 전환부(40)의 접점을 조절한다. (4c)와 같은 2연속 부호가 입력되면 판단부(20)에서는 과도응답현상을 조정하기 위해 처음 비트는 정상 논리수준 폭보다 조금작게 설정해 놓은 전압가감산기를 통과한 출력을 등화기의 출력이 되게 하고, 뒤의 비트는 처음비트의 논리수준의 폭보다 크게하는 전압가감산기를 통과한 출력을 선택할 수 있도록 전환부(40)의 접점을 조절한다. (4d)와 같은 3연속 부호가 입력되면 판단부 (20)의 앞의 두 비트를 상기 설명된 2연속 부호일때와 같이 처리하고 마지막 비트는 두번째 비트보다 조금 큰 논리폭이 되게 조정된 전압가감기를 통과한 출력을 등화기의 출력으로 선택하게 전환부(40)의 접점을 조절한다.

이런식으로 (4e)와 같은 N연속 부호일 경우에도 판단부(20)는 상기와 같은 방법으로 전환부(40)의 접점을 조절한다.

단, 여기서 전압가감산기(VOLI-VOLM)의 수와 가산정도는 사용자 임의로 정할 수 있는데 전압가감산기의 수가 많을수록 진폭을 보정하기 위한 폭의 단계가 여러단계가 되므로 보다 정확히 부호상호간의 간섭방해(ISI)와 위상떨림오차(Jitter)를 줄일수 있다.

아울러 지연회로(10)의 지연기(DLY1-DLY2) 갯수도 사용자 임의로 정할 수 있는데 데이타가 연속될 가능성이 있는 최대 비트갯수 만큼을 설치하는 것이 정상이겠으나, 부호복호기(CODEC) 또는 기타의 수단을 이용하여 같은 논리수준이 연속하는 경우가 몇개이내가 되도록 조절되는 경우에는 그 최대 연속갯수 만큼만 지연하면 되므로 많은 지연기가 필요없게 될 수도 있다.

상술한 바와같이 본 발명의 디지탈 등화기는 위상등화기 역할과 진폭등화기 역할 모두를 동시에 하는 장치를 디지탈 소자로 구현한 것으로, 수동소자의 값에 의해 등화기 동작을 하는 것이 아니므로 기존 등화기들의 단점이었던 설계상 및 제작상의 민감성을 없애고 온도특성도 개선시키며, 아울러 대역주파수나 비트비율(Bit-Rate)이 광범위하게 변화하여도 다시 설계할 필요가 없이 그대로 부호상호간의 간섭방해(ISI)와 위상떨림오차(Jitter)를 국소화 할수 있다.

이하 제 3 도와 같은 디지탈 등화기 구성에 따른 구체적 실시과정을 각각의 실시예도를 참조하여 상세히 설명한다.

제 5 도는 제 3 도의 제 1 실시예도로서 두개의 지연기인 플립플롭(F1-F2)로 구성되어 입력데이타를 클럭에 동기하여 소정 비트 지연 출력하는 클럭주기 만큼 지연하여 현입력 및 제1-제 2 지연데이타를 출력하는 지연부(10)와, 인버터(I1-I3), 앤드게이트(AG1-AG4), 오아게이트(OG1-OG2) 및 익스클루시크 오아게이트(EOR1)로 구성되어 상기 지연부(10)의 3가지 데이타의 전후 비트를 판단하여 데이타의 반복 또는 연속성을 검사한후 해당 데이타 비트의 논리레벨을 선택하기 위한 제1-제 3 레벨 선택신호를 출력하는 판단부(20)와, 비교기(COM1), 증폭기(OP1-OP3), 가변저항(VR1-VR3) 및 저항(R1-R5)로 구성되어 데이타의 전후관계를 비교하기 위해 상기 지연부(10)의 제 1 지연데이타를 입력하며 상기 제 1 지연데이타의 논리상태에 따라 단극성 펄스를 비교기(COM1)를 통해 양극성화 한후 제1-제 3 레벨의 전압값을 갖는 연산증폭기(OP1-OP3)에 인가하여 제1-제 3 논리레벨 신호를 발생하는 전압가감산부(30)와, 스위치(SW1-SW3)로 구성되어 상기 판단부(20)에서 발생하는 제1-제 3 선택신호중 인에이블된 선택신호에 의해 상기 전압가감산부(30)의 해당 논리레벨 신호를 선택 출력하는 전환부(40)로 구성되며 제 6 도는 상기 제 5 도의 각부분에 대한 동작 파형도이고 제 7 도는 제 3 도는 제 2 실시예로서, 세개의 지연기인 플립플롭(F1-F13)로 구성되어 입력데이타를 클럭주기 만큼 지연하여 현입력 및 제1-제 2 지연데이타를 출력하는 지연부(10)와, 인버터(I11-I14), 앤드게이트(AG11-AG16), 오아게이트(OG11-OG13) 및 익스클루시크 오아게이트(EOR11)로 구성되어 상기 지연부(10)의 4가지 데이타의 전후 비트를 판단하여 데이타의 반복 또는 연속성을 검사한후 해당 데이타 비트의 논리레벨을 선택하기 위한 제1-제 4 선택신호를 출력하는 판단부(20)와, 비교기(COM11), 증폭기(OP11-OP14), 가변저항(VR11-VR14) 및 저항(R11-R16)로 구성되어 데이타의 전후관계를 비교하기 위해 상기 지연부(10)의 제 1 지연데이타를 입력하며 상기 제 1 지연데이타의 논리상태에 따라 단극성 펄스를 비교기(COM11)를 통해 양극성화 한후 제1-제 4 논리레벨의 전압값을 갖는 연산증폭기(OP11-OP14)에 인가하여 제1-제 4 레벨 신호를 발생하는 전압가감산부(30)와, 스위치(SW11-SW14)로 구성되어 상기 판단부(20)에서 발생하는 제1-제 4 선택신호중 인에이블된 선택신호에 의해 상기 전압가감산부(30)의 해당 논리레벨 신호를 선택출력하는 전환부(40)로 구성되며 제 8 도는 상기 제 7 도의 각부분에 대한 동작 파형도이고, 제 9 도는 제 3 도의 제 3 실시예도로서 세개의 지연기인 플립플롭(F21-F23)로 구성되어 입력데이타를 클럭주기 만큼 지연하여 현입력 및 제 1 지연 제 3 지연데이타를 출력하는 지연부(10)와, 인버터(I21-I24), 앤드게이트(AG21-AG31) 및 오아게이트(OG21-OG24)로 구성되어 상기 지연부(10)의 4가지 데아타의 전후 비트를 판단하여 데이타의 반복 또는 연속성을 검사한후 해당 데이타 비트의 논리레벨을 선택하기 위한 제1-제 4 선택 신호를 출력하는 판단부(20)와, 비교기(COM21), 증폭기(OP21-OP24), 가변저항(VR21-VR24) 및 저항(R21-R26)로 구성되어 데이타의 전후관계를 비교하기 위해 상기 지연부(10)의 제 1 지연데이타를 입력하며 상기 제 1 지연데이타의 논리상태에 따라 단극성 펄스를 비교기(COM21)를 통해 양극성화 한후 제1-제 4 레벨의 전압값을 갖는 증폭증폭기(OP21-OP24)에 인가하여 제1-제 4 논리레벨 신호를 발생하는 전압가감산부(30)와, 스위치(SW21-SW24)로 구성되어 상기 판단부(20)에서 발생하는 제1-제 4 논리레벨 신호를 발생하는 전압가감산부(30)와, 스위치(SW21-SW24)로 구성되어 상기 판단부(20)에서 발생하는 제1-제 4 선택신호중 인에이블된 선택신호에 의해 상기 전압 가감산부(30)의 해당 논리레벨 신호를 선택출력하는 전환부(40)로 구성되며, 제10도는 상기 제 9 도의 각 부분에 대한 동작 파형도이고, 제11도는 제 3 도의 제 4 실시예도로서 다섯개의 지연기인 플립플롭(F41-F45)로 구성되어 입력데이타를 클럭주기 만큼 지연하여 현입력, 제1-제 4 지연데이타를 출력하는 지연부(10)와, 인버터(I41-I45), 앤드게이트(AG41-AG60) 및 오아게이트(OG41-OG45)로 구성되어 상기 지연부(10)의 5가지 데이타의 전후 비트를 판단하여 데이타의 반복 또는 연속성을 검사한 후 해당 데이타 비트의 논리레벨을 선택하기 위한 제1-제 5 선택 신호를 출력하는 판단부(20)와, 비교기(COM41), 증폭기(OP41-OP45), 가변저항(VR41-VR45) 및 저항(R41-R47)로 구성되어 데이타의 전후관계를 비교하기 위해 상기 지연부(10)의 제 2 지연데이타를 입력하며 상기 제 2 지연데이타의 논리상태에 따라 판극성펄스를 비교기(COM41)를 통해 양극성화 한후 제1-제 5 레벨의 전압값을 갖는 연산증폭기(OP41-OP45)에 인가하여 제1-제 5 논리레벨 신호를 발생하는 전압가감산부(30)와, 스위치(SW41-SW45)로 구성되어 상기 판단부(20)에서 발생하는 제1-제 5 선택신호중 인에이블된 선택신호에 의해 상기 전압 가감산부(30)의 해당 논리레벨 신호를 선택출력하는 전환부(40)로 구성되며 제12도는 상기 제11도의 각 부분에 대한 동작 파형도이다.

상술한 구성에 의거 본 발명을 제5-제11도를 참조하여 상세히 설명한다.

먼저 제 5 도에 따른 제 1 실시예를 제 6 도의 동작파형도를 참조하여 설명한다.

상기 제 1 실시예에서는 두개의 지연기를 이용하여 데이타를 2비트 지연시킨 후 데이타 전후의 논리상태를 판단하여 진폭 출력레벨을 3가지의 레벨로 선택 출력하도록 한다.

(6b)와 같은 데이타를 입력하는 플립플롭(F1)은 (6a)와 같은 클럭에 의해 1비트 지연하여 (6c)와 같은 제 1 지연데이타를 출력하고, 상기 제 1 지연데이타를 입력하는 플립플롭(F2)은 클럭에 의해 다시 1비트를 지연하여 (6d)와 같은 제 2 지연데이타를 출력한다.

상기 (6b)-(6d)와 같은 데이타에는 반복부호 데이타와 연속부호 데이타가 있는데 하기 〈표 1〉과 같이 칭하기로 한다.

[표 1]

여기서 판단기준의 데이타를 플립플롭(F1)의 출력인 (6e)와 같은 제 1 지연데이타로 하는데 이는 (6a)와 같은 현입력 데이타와 (6c)와 같은 제 2 지연데이타와의 전후 비트를 검사하여 데이타의 반복부호 또는 연속부호의 상태를 확인하기 위함이다.

이때 단극성인 상기 제 1 지연데이타를 비반전단자로 입력하는 비교기(COM1)는 양극성화 하기 위하여 저항(R1-R2)의 분압에 의한 소정전압과 비교하여 제 1 지연데이타의 논리상태에 따라 기준이

전압레벨인 양극성 신호를 출력한다.

상기 비교기(COM1)의 출력은 증폭기(OP1-OP3)의 비반전 단자로 인가되는데 각 증폭기를 통하여 3상태의 전압레벨을 갖는 출력을 한다.

상기 증폭기(OP1-OP3)는 비반전 연산증폭기로서 하기 (1) 식과 같이 증폭도를 구할 수 있으며 가변저항(VR1-VR3)의 값에 따라 원하는 레벨의 전압을 얻을 수 있다.

VO=(1+

) VI………………………………………………………………(1)

VO : 증폭기 출력전압 VI : 입력전압

R : 궤환 고정저항 VR : 입력 가변저항

여기서 VR1〉VR2〉VR3 순으로하여 제 1 증폭기(OP1)를 통해 평균레벨보다 적은 제 1 논리레벨신호(L1)를, 제 2 증폭기(OP2)를 통해 평균 레벨의 제 2 논리레벨신호(L2)를, 제 3 증폭기(OP3)를 통해 평균레벨 보다 큰 제 3 논리레벨신호(L3)를 출력하도록 한다.

상기 제1-제 3 논리레벨신호(L1-L3)를 각각 입력하는 아날로그 스위치(SW1-SW3)는 판단로직 회로를 통한 레벨선택신호(S1-S3)에 의해 인에이블되어 해당 논리레벨 신호를 선택 출력한다.

이때 현입력 및 제1-제 2 지연데이타의 논리상태를 비교하여 입력데이타가 반복부호인가 연속부호인가를 판단하여 제1-제 3 레벨 선택신호(S1-S3)를 발생하는 판단논리 회로는 하기와 같은 방법으로 구현한다.

입력데이타가 반복부호(d1)일 경우 평균보다 조금 큰 제 3 논리레벨로 변형하고, 2연속부호(d2)일 경우 처음 비트는 평균보다 작은 제 1 논리레벨로 다음 비트는 평균보다 큰 제 3 논리레벨로 변형하며, 3연속부호(d3)일 경우(111 혹은 000) 처음비트는 제 1 논리레벨로, 두번째 비트는 평균레벨인 제 2 논리레벨로, 세번째 비트는 제 3 논리레벨로 변형하고, 4연속부호 (d4) 이상일 경우에는 처음비트는 제 1 논리레벨로, 마지막 비트는 제 3 논리레벨로, 그리고 나머지 비트들은 제 2 논리레벨로 변형하여 여파기에 공급할 수 있도록 레벨 선택 신호를 발생시키는데, 이는 군지연에 의해 생길 수 있는 특성의 변형에 의해 정상적인 파형이 나오도록 미리 파형을 변형시키기 위함이다.

그러므로 상기 증폭기(OP1-OP3)의 가변저항(VR1-VR3)을 조정하여 제1-제 3 논리레벨 값을 하기 〈표 2-1〉과 같이 설정하고, 상기 현입력 및 제1-제 2 지연데이타를 논리조합하여 제 2 지연데이타의 전후비트를 판단한 후 반복부호 또는 연속부호의 해당비트에 따라 하기 〈표 2-2〉와 같이 제1-제 3 레벨선택 신호를 발생하도록 한다.

[표 1]

[표 2]

따라서 상기 (6c)와 같은 제 1 지연데이타가 반복부호(d1) 일시는 익스클루시브 오아게이트(EOR3)의 제 3 레벨 선택신호(S3)에 의해 스위치(SW3)가 인에이블되어 증폭기(OP3)를 통한 제 3 논리 레벨신호(L3)가 여파기로 출력되며(진폭등화), 연속부호(d2-dn)의 처음비트 일시는 오아게이트(OG1)에 의해 스위치(SW1)가 인에이블되어 증폭기(OP1)를 통한 제 1 논리레벨신호(L1)가 여파기로 출력되고(over shoot 현상방지) 3연속부호이상(d3-dn)의 중간비트를 일시는 오아게이트(OG2)에 의해 스위치(SW2)가 인에이블되어 제 2 논리레벨 신호(L2)가 여파기로 출력하고 연속부호(d2-dn)의 마지막 비트일시는 익스클루시브 오아게이트(EOR1)의 출력에 의해 스위치(SW3)가 인에이블되어 제 3 논리레벨 신호(L3)가 여파기로 출력된다(뒤처짐 현상방지). 그러므로 (6c)와 같은 데이타가 (6h)와 같이 진폭 및 위상동화되어 상기와 같은 제 1 실시예는 하기 〈표 3〉과 같이 동작하여 등화출력을 발생한다.

[표 3]

두번째로 제 2 실시예는 3개의 지연기를 이용하여 입력데이타를 3비트 지연시킨 후 제 1 지연데이타 전후의 논리상태를 판단하여 4가지 레벨의 진폭신호를 선택 출력하는 과정으로 제 7 도의 구체회로도를 제 8 도의 동작파형도를 참조하여 상세히 설명한다. (8b)와 같은 데이타가 플립플롭(F11-F13)을 통해 (8c)-(8e)와 같이 각각 제1-제 3 지연되어 출력한다.

여기서 증폭기(OP11-OP14)의 가변저항(VR11-VR14)를 조정하여 제1-제 3 논리레벨 값을 하기 〈표 4〉와 설정하고 하기 〈표 5〉와 같이 현입력 및 제1-3지연데이타를 논리조합하여 전후 비트를 판단한 후 제1-제 4 레벨 선택신호를 발생하도록 한다.

[표 4]

[표 5]

따라서 제 2 실시예에서 현입력 제1-제 3 지연데이타에 다른 등화기의 동작 및 출력은 하기 〈표 6〉과 같다.

[표 6]

따라서 제 2 실시예는 제 8 도의 동작파형도에서 볼수있듯이 데이타의 상태에 따라 더 정밀한 논리레벨로 등화할 수 있어 상기 제 1 실시예보다 보다 정교한 등화동작을 수행함을 알 수 있다.

세번째로 제 3 실시예는 3개의 지연기를 이용하여 입력데이타를 3비트 지연시킨 후 제1지연데이타 전후의 논리상태를 판단하여 4가지 레벨의 진폭을 선택 출력하는 과정으로 제 2 실시예와 논리레벨 값은 같으나 판단논리 회로의 변형으로 등화출력의 상태가 변화함을 보여주고 있는데 이 과정의 구체회로도인 제 9 도를 제10도의 동작파형도를 참조하여 상세히 설명한다.

여기서 증폭기(OP1-OP4)를 통한 제1-제 4 논리레벨 값은 상기 제 2 실시예에서 설명한 상기 〈표 4〉와 동일하며 현입력 및 제1-제 3 지연 데이타를 논리조합하여 전후 비트를 판단한 후 하기 〈표 7〉과 같이 제1-제 4 레벨 선택신호를 발생하도록 판단논리 회로를 구현한다.

[표 7]

따라서 제 3 실시예에서 현입력 제1-제 3 지연데이타에 다른 등화기의 동작 및 출력은 하기 〈표 8과〉과 같다.

[표 8]

따라서 상기 제 3 실시예는 제10도의 동작파형도에서 볼수있듯이 상기 제 2 실시예와 제1-제 4 논리레벨은 동일하지만 2연속 부호일시 마지막 비트의 논리레벨을 제 3 논리레벨로 변환한 것으로 사용하고자 하는 군지연(group delay) 특성에 따라 등화기의 진폭출력 레벨을 변환할 수 있음을 알수 있다.

네번째로 제 4 실시예는 4개의 지연기를 사용하여 입력데이타를 4비트 지연시킨후 제 2 지연데이타 전후의 논리상태를 판단하여 5가지 레벨의 진폭을 선택출력 하는 과정으로 제11도의 구체회로도를 제12도의 동작파형도를 참조하여 상세히 설명한다.

먼저 입력데이타가 플립플롭(F41-F44)을 통해 각각 1비트-4비트 지연되는 제1-제 4 지연데이타를 발생한다.

여기서 증폭기(OP41-OP45)의 가변저항(VR41-VR45)를 조정하여 하기 〈표 9〉와 같이 제1-제 5 논리레벨 값을 설정하고, 하기 〈표10〉과 같이 현입력 및 제1-제 4 지연데이타를 논리조합하여 전후 비트를 판단한후 제1-제 5 레벨선택 신호를 발생하도록 한다.

[표 9]

[표 10]

따라서 제 4 실시예에서 현입력 및 제11-제 4 지연데이타에 따른 등화기의 동작 및 출력은 하기 〈표11〉과 같다.

[표 11]

따라서 상기 제1-제 3 실시예에서는 1비트를 가지고 다음 데이타의 논리상태를 판단하였지만 제 4 실시예에서는 입력데이타의 전후관계를 보다 정확히 하기 위해 2비트를 가지고 다음 데이타의 논리상태를 판단하므로 보다 정교한 등화기능을 수행할 수 있다.

상술한 바와 같이 데이타가 여파기를 통과하기 전에 미리, 연속되는 부호인, 경우에는 처음 비트는 논리수준의 폭을 평균보다 적게 그리고 비트수가 커질수록 조금씩 그폭을 크게해 주고, 반복부호는 보통 논리수준의 폭보다 조금 크게하여 주는 방식으로 디지탈 등화기를 구성하므로써 여파기 통과시 발생되는 부호상호간의 간섭방해와 위상떨림 오차를 극소화할 수 있으며 디지탈 소자로 등화기를 구성함으로써 저항기, 축전기, 코일등의 시상수가 온도변화에 의해 값이 변화하여 일어나는 성능의 감소현상등을 제거할 수 있는, 동시에 등화기 조정이 간편해지고 주파수 함수적인 소자가 없어 사용하고자 하는 데이타의 기본클럭만 바꾸어 주면 비트비율의 넓은 범위에서 그 성능을 발휘하므로, 여러가지 비트비율을 이용하는 위성통신용 장비나, 비트비율이 시간에 따라 불규칙하게 변화하는 비화된 군용장비등 모든 디지탈 통신장비에서도 적절한 등화 기능을 하여 여파기 통과시 발생하는 부호상호간의 간섭방해(ISI)와 위성떨림 오차(Jitter)를 극소화 시키는 잇점이 있다.

Claims (7)

1. 디지탈 펄스신호로 이루어진 정보가 여파과정에서 발생하는 왜곡현상을 보상하는 등화기에 있어서, n개의 지연기에 의해 입력 디지탈 정보를 n비트 지연하여 n개의 지연데이타를 발생하는 지연부(10)와, 상기 지연부(10)의 n개 지연데이타의 논리상태에 따라 반복 또는 연속부호임을 판단하여 m개의 레벨선택 신호중 해당비트의 레벨선택 신호를 발생하는 판단부(20)와, m개의 전압가감산기에 의해 논리레벨 값을 설정하며 상기 지연부(10)의 단극성 소정 비트 지연데이타를 양극성화한 후 이신호에 의해 m개의 논리레벨 신호를 출력하는 전압가감산부(30)와, 상기 판단부(20)의 출력에 의해 스위칭되어 상기 전압 가감산부(30)를 통한 해당비트의 논리레벨을 출력하는 전환부(40)로 구성함을 특징으로 하는 디지탈 등화장치.
2. 상기 제 1 항에 있어서, 지연부(10)의 지연기가 D-플립플롭임을 특징으로 하는 디지탈 등화장치.
3. 상기 제 1 항에 있어서, 판단부(20)는 인버터(I1-I3), 앤드게이트(AG1-AG4), 오아게이트(OG1-OG2) 및 익스클루시브, 오아게이트(EOR1)로 구성된 것을 특징으로 하는 디지탈 등화기.
4. 상기 제 1 항에 있어서, 전압가감산부(30)는 상기 단극성의 지연 디지탈 데이타를 소정 기준전압과 비교하여 논리상태에 다라 양극성화 하는 비교기(COM)와, 상기 비교기(COM)의 출력을 동시에 입력하여 M개의 논리레벨로 증폭하는 전압가감산기(OP1-OPM)로 구성함을 특징으로 하는 디지탈 등화기장치.
5. 디지탈 정보를 여파기로 인가할때 발생하는 왜곡현상을 보상하는 등화방식에 있어서, 기준데이타 전후비트의 논리상태를 판단하여 반복부호 및 연속부호 형태를 인가하는 제 1 스텝과, 상기 제 1 스텝에서 반복부호일시 평균 논리레벨 보다 높게 진폭 등화하는 제 2 스텝과, 상기 제 1 스텝에서 연속부호일시 연속부호의 처음 비트이면 과도응답 방지를 위해 평균 논리레벨 보다 작은 논리레벨 등화하는 제 3 스텝과, 상기 제 3 스텝에서 연속 부호의 두번째 비트 이후부터 마지막 비트로 갈수록 뒤처짐 현상 방지를 위해 처음비트의 논리레벨폭 보다 점점 커지도록 등화하는 제 4 스텝으로 이루어짐을 특징으로 하는 디지탈 등화방식.
6. 제 4 항에 있어서, 2연속 부호일시 상기 제 3 스텝 및 제 4 스텝이 첫비트를 평균 직폭레벨 보다 작게 등화하며, 마지막 비트를 평균 논리레벨 보다 크게 등화하도록 이루어짐을 특징으로 하는 디지탈 등화방식.
7. 제 4 항에 있어서, 3연속부호 이상일시 상기 제3 및 제 4 스텝이, 첫비트를 평균 논리레벨 보다 작게 등화하고, 마지막 비트를 평균 논리레벨 보다 크게 등화하며 나머지 비트들을 평균 논리레벨 보다 같게 등화하도록 이루어짐을 특징으로 하는 디지탈 등화방식.

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