KR930002662B1 - 반도체 제조에서 미세 금속 배선의 형성 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도의 (a)∼(d)도는 종래의 미세 금속 배선의 형성과정을 나타낸 단면도.
제2도의 (a)∼(d)도는 본 발명의 제조공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 금속층
3 : 산화막 4 : 금속배선
5 : 포토레지스트막
본 발명은 반도체 제조공정에 관한 것으로, 특히 합금(alloying)시 발생하는 측면 힐록(Lateral hillock)의 발생을 방지하도록 한 반도체 제조에서 미세금속 배선의 형성방법에 관한 것이다.
종래에는 반도체 소자를 제조하는 공정중에 금속배선을 형성하는 과정을 제1도에 도시한 바와 같이 실리콘기판(11)위에 금속층(12)을 증착하고(이때, 전기적절연을 위하여, 실리콘기판(11)과 금속층(12)사이에 산화막과 같은 절연막이 형성되는 것이 통상적이나 본 명세서 이를 생략하였음(제1도의 가), 금속층(12)의 상면에 패턴이 형성된 포토 레지스트(Photo Resist)막(13)을 입힌 다음에 (제1도의 나), 포트 레지스트막(13)을 이용하여 금속층(12)을 식각하면서 금속배선(14)을 형성한후 포토레지스트막(13)을 제거한다(제1도의 다).
그리고 금속배선(14)과 실리콘기판(11)과의 접촉저항을 낮추어 주면서 접착력(adhesion)을 향상시키기 위한 필수 공정인 합금화 열처리 공정을 수행하게 되면, 실리콘기판(11)과 금속막(12) 및 절연막(도시되지않음)간의 열팽창 계수차에 의해, 제1도의 라에 도시한 바와 같이, 금속배선(14)의 표면과 측면에 변형된 금속돌기인 수평힐록(14a)과 수직힐록(14b)이 발생하게 되었다.
그러므로 상기와 같은 종래의 제조방법에 의하여서는 금속배선(14)의 표면과 측면에 힐록(14a, 14b)이 발생하게 되어 근접해 있는 금속배선과 쇼트(short)를 이루거나, 위층에 증착되는 절연막을 파괴하면서 누설전류를 증가시키는 등 원하지 않는 현상이 발생하게 되고, 특히, 금속배선(14)의 측면에서 발생하는 측면힐록(14a)은 집적도가 큰 반도체의 서브미크론 피치(Submicron Pitch)의 금속배선에서는 치명적인 불량요인이 된다.
그리고 금속층을 식각하지 않고 박막 상태에서 합금화 열처리 공정을 수행하게 되면 전체적으로 큰 스트레스(stress)가 발생하게 되어 금속표면의 힐록이 커지면서 금속층의 바로 아래층에 스트레스를 발생시키게되는 문제점이 있었다.
이에 따라 본 발명은 금속배선을 형성하는 합금공정중에 힐록이 발생되지 않도록 한 반도체 제조에서 미세 금속배선의 형성방법을 제공하는 것을 그 목적으로 한다.
이를 위하여 본 발명은 실리콘기판위에 금속층과 산화막을 증착한 상태에서 합금화 열처리 공정을 먼저수행한 후에 산화막을 제거하고, 마지막 단계에서 합금화 열처리 공정에 수행된 금속층을 토포레지스트막을 이용하여 금속배선을 형성하도록 함으로써, 합금화 열처리 공정을 수행할때 플라즈마 화학 기상 증착 방법(PECVD)으로 증착된 산화막에 의해 그 아래에 존재하는 금속층의 변형이 발생하지 않으면서 힐록이 없는미세 금속배선을 형성할 수 있는 것이다.
본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.
제2도는 본 발명의 공정과정을 나타낸 것으로,(a)도는 열처리 합금화에 의해 금속배선으로 형성될 금속층(2)을 스퍼터링(sputtering)등 적절한 방법으로 실리콘기판(1)의 상면에 증착한 다음, 실리콘기판(1)과 금속층(2)사이의 열팽창계수차를 감소시키기 위해 플라즈마 화학 기상증착(Plasma Enchanced Chemical Vapor Deposition)의 방법으로 산화막(3)을 상기 금속층(2)의 상면에 증착한 상태를 도시한 것이다.
여기서 플라즈마 화학 기상증착의 조건은 산화막(3)의 두께가 5000Å∼10000Å정도이고, 증착온도는4500℃ 이하이며 증착전 가열시간은 1분이내 이고, 증착속도는 30/sec이상으로 수행한다.
(b)도는 실리콘기판(1)위의 금속층(2)을 합금화 열처리하는 과정을 나타낸 것으로, 상면에 산화막(3)이 증착된 상태에서 금속층(2)이 낮은 접촉저항과, 높은 접착력을 갖도록 하기 위하여 일반적인 합금화 열처리방법을 이용하여 금속층(2)을 합금화하여 금속배선(4)을 형성한 다음에 그 위의 산화막(3)을 제거한 상태를 도시한 것이다.
(c)도는 금속배선(4)을 원하는 모양으로 형성하기 위해 패터닝(Patterning)된 포트레지스트막(5)을 금속배선(4)의 상면에 입힌 상태를 나타낸 것이고,(d)도는 포토레지스트막(5)에 의해 마스킹(masking)되지않은 금속배선(4)을 드라이에칭(Dry Etching)방법으로 제거한 후에 그 위의 포토레지스트막(5)을 완전히 제거하여 원하는 모양의 금속배선(4)을 형성한 상태를 도시한 것이다.
이상과 같이 금속배선(4)을 형성한 이후에는 금속선의 변형을 가져올 수 있는 열처리공정을 거치지 않기때문에 패터닝 된 금속배선(4)의 모양이 그대로 유지되므로, 서브미크론피치 수준의 미세한 금속배선의 형성이 가능하게 된다.
따라서 본 발명의 금속배선 형성방법은 금속층(2)의 상면에 산화막(3)을 플라즈마 화학 기상 증착방법으로 증착한 상태에서 금속층(2)의 합금화 열처리 공정을 수행함으로써, 산화막(3)에 의해 금속층(2)이 변형되지 않으면서 합금공정이 완료되고, 이후에 금속배선(4)으로 식각 형성함으로써 금속배선(4)과 실리콘기판(1)과의 전기적 접촉이 양호해짐은 물론, 쇼트 또는 누설전류를 증가시키면서 위쪽의 절연막을 파괴시키는힐록이 전혀 발생하지 않는 금속배선(4)을 형성시킬 수 있게 된다.
이에 따라 본 발명은 미세선폭이 요구되는 고집적 반도체 소자의 제조에 응용할 수 있음을 알 수 있다.
Claims (2)
- 반도체 소자의 제조에 있어서, 실리콘기판(1)위에 금속층(2)을 증착하고, 그 상면에 산화막(3)을 플라즈마 화학 기상 중착 방법으로 증착하는 단계와, 상기 산화막(3)을 상기 금속층(2)의 상면에 증착한 상태에서 상기 금속층(2)의 합금학 열처리에 의해 금속배선(4)을 형성한 다음에 상기 산화막(3)을 제거하는 단계와, 합금화된 상기 금속배선(4)을 소정의 모양으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체제조에서 미세금속배선의 형성방법.
- 제1항에 있어서, 금속층(2)의 상면에 산화막(3)을 플라즈마 화학 기상 증착하는 공정조건은 산호막(3)의 두께가5000Å∼10000Å이고, 증착온도는4500℃이하이며, 증착전가열시간은1분이내이고, 증착속도는 30A/sec이상으로 수행하도록 한 반도체 제조에서 미세 금속배선의 형성방법.
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