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본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.
제2도는 본 발명의 회로도,2 is a circuit diagram of the present invention,
제3도는 제2도에 따른 타이밍도.3 is a timing diagram according to FIG.
Claims (3)
CPU(10)의 리세트단에 리세트 신호를 인가하기 위한 리세트회로에 있어서, 상기 CPU(10)의 클럭을 소정분주하기 위한 분주수단과, 상기 분주수단에서 소정 분주된 클럭으로 부터 리세트 신호를 발생시키기 위한 지연수단으로 구성됨을 특징으로 하는 리세트 회로.A reset circuit for applying a reset signal to a reset stage of the CPU 10, comprising: a divider for dividing the clock of the CPU 10 by a predetermined frequency, and a reset from a clock divided by the divider; A reset circuit comprising: a delay means for generating a signal.제1항에 있어서, 상기 분주수단이 분주기(2)로 구성됨을 특징으로 하는 리세트 회로.A reset circuit according to claim 1, characterized in that the dispensing means comprises a divider (2).제1항에 있어서, 상기 지연수단이 D-플립플롭(4)으로 구성됨을 특징으로 하는 리세트 회로.A reset circuit according to claim 1, characterized in that said delay means consists of a D-flip flop (4).※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: This is to be disclosed by the original application.