Claims (5)
중앙제어장치와 단말기간 데이타 전송회로에 있어서, 상기 단말기로 전송하는 데이타를 일시적으로 보관하는 제1메모리 수단과, 상기 중앙제어장치로 전송하는 데이타를 일시적으로 보관하는 제2메모리 수단과, 상기 제1,2메모리 수단의 메모리 저장상태를 상기 중앙제어장치 및 단말기에서 체크할 수 있도록 하는 제어신호 및 리드/라이트 제어신호를 발생하는 디코딩 수단과, 상기 디코딩수단과 연결되어 제어용 제어신호 및 데이타 발생하는 제어수단으로 구성됨을 특징으로 하는 데이타 단말기와 중앙제어장치간 데이타 통신회로.A data transfer circuit between a central controller and a terminal, comprising: first memory means for temporarily storing data transmitted to the terminal, second memory means for temporarily storing data transmitted to the central controller, and the first memory means. Decoding means for generating a control signal and a read / write control signal for checking a memory storage state of the first and second memory means at the central controller and the terminal; and a control signal and data for generating control signals connected to the decoding means. Data communication circuit between the data terminal and the central control unit, characterized in that the control means.
제1항에 있어서, 제1,2메모리 수단이 피포(FIFO)형 메모리임을 특징으로 하는 데이타 단말기와 중앙제어장치간의 데이타 통신회로.2. A data communication circuit according to claim 1, wherein said first and second memory means is a FIFO type memory.
제2항에 있어서, 피포 메모리 장치와 상기 중앙제어장치의 사이에 데이타를 완충하기 위한 버퍼(BUF1,BUR2)를 더 구비함을 특징으로 하는 데이타 단말기와 중앙제어장치간 데이타 통신회로.3. The data communication circuit according to claim 2, further comprising buffers (BUF1, BUR2) for buffering data between the buffered memory device and the central control device.
제1항에 있어서, 디코딩수단이 제어수단에서 출력되는 리드/라이드 신호에 따라 인에이블 신호를 발생하는 제1수단과, 상기 제1수단의 출력에 따라 인에이블되고 상기 제어수단에서 출력되는 어드레스 신호를 디코딩하여 상기 피포메모리 장치의 저장상태 체킹을 위한 인에이블 신호 및 리드/라이드 제어신호를 발생하는 제2수단과, 상기 제어장치의 메모리 요구신호와 어드레스 신호를 디코딩하여 상기 피포 메모리 억세스 요구신호를 발생하는 제3수단으로 구성됨을 특징으로 하는 데이타 단말기와 중앙제어장치간 데이타 통신회로.2. The apparatus of claim 1, wherein the decoding means comprises: first means for generating an enable signal in accordance with a read / ride signal output from the control means, and an address signal enabled according to the output of the first means and output from the control means; Second means for generating an enable signal and a read / ride control signal for checking the storage state of the target memory device; decoding the memory request signal and the address signal of the controller device to decode the target memory access request signal; And a data communication circuit between the data terminal and the central control unit.
제2항에 있어서, 상기 제어수단의 출력에 따라 상기 피포메모리의 저장상태를 상기 중앙제어장치와 단말기에서 읽어가기 위해 3-스테이트 버퍼(ST1-ST4)를 더 추가함을 특징으로 하는 데이타 단말기와 중앙제어장치간 데이타 통신회로.3. The data terminal as claimed in claim 2, further comprising a three-state buffer (ST1-ST4) for reading the stored state of the covered memory from the central controller and the terminal according to the output of the control means. Data communication circuit between central controllers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.