KR920010676B1

KR920010676B1 - Avalanche breakdown diode

Info

Publication number: KR920010676B1
Application number: KR1019890019078A
Authority: KR
Inventors: 아키오 키요무라; 타까요시 테라시마; 토오루 스즈키
Original assignee: 산켄 덴끼 가부시끼가이샤; 고타니 고우이찌
Priority date: 1988-12-30
Filing date: 1989-12-21
Publication date: 1992-12-12
Also published as: JPH0582072B2; JPH02256279A; KR910013587A

Abstract

내용 없음.No content.

Description

Semiconductor Device with Avalanche Yield Junction

제1도는 본 발명의 제1의 실시예의 애벌란취 다이오드를 제2도의 I-I선에 대응해서 보여주는 단면도.1 is a cross-sectional view showing the avalanche diode of the first embodiment of the present invention corresponding to line I-I of FIG.

제2도는 제1도의 반도체 기체의 표면을 보여주는 평면도.2 is a plan view showing the surface of the semiconductor substrate of FIG.

제3도는 제1도의 애벌란취 다이오드의 N형 영역과 P⁺형 영역과 N⁺형 영역과의 경계부분에서의 전계강도의 분포를 보여주는 도면.3 is a diagram showing the distribution of electric field strength at the boundary between an N-type region, a P ⁺ -type region, and an N ⁺ -type region of the avalanche diode of FIG.

제4도는 제2의 실시예의 애벌란취 다이오드를 제5도의 IV-IV선에 대응해서 보여주는 단면도.4 is a cross-sectional view showing the avalanche diode of the second embodiment corresponding to the IV-IV line in FIG.

제5도는 제4도의 반도체 기체의 표면을 보여주는 평면도.5 is a plan view showing the surface of the semiconductor substrate of FIG.

제6도는 제3도의 실시예의 사이리스터를 보여주는 단면도.6 is a sectional view showing the thyristor of the embodiment of FIG.

제7도는 제6도의 사이리스터의 등가회로도.7 is an equivalent circuit diagram of the thyristor of FIG.

제8도는 변형예의 애벌란취 다이오드를 제1도에 대응하는 부분으로 보여주는 단면도.FIG. 8 is a cross-sectional view showing a variation of the avalanche diode of FIG.

제9도는 다른 변형예의 애벌란취 다이오드의 반도체 기체의 표면을 보여주는 평면도.9 is a plan view showing a surface of a semiconductor substrate of another avalanche diode of a modification.

제10도는 다시 다른 변형예의 애벌란취 다이오드를 제1도에 대응하는 부분으로 보여주는 단면도.FIG. 10 is a cross-sectional view showing another variation of the avalanche diode in FIG.

제11도는 변형예의 애벌란취 다이오드를 보여주는 단면도.11 is a cross-sectional view showing an avalanche diode of a modification.

제12도는 제11도의 애벌란취 다이오드를 보여주는 단면도.FIG. 12 is a sectional view showing the avalanche diode of FIG. 11. FIG.

제13도 및 제14도는 종래의 애벌란취 다이오드를 각각 보여주는 단면도.13 and 14 are cross-sectional views showing conventional avalanche diodes, respectively.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 반도체 12 : 절연막11 semiconductor 12 insulating film

13 : 애노드 전극 14 : 캐소드 전극13 anode electrode 14 cathode electrode

15 : N형 영역 16 : N⁺⁺형 영역15: N-type region 16: N ⁺⁺ type region

17 : P⁺형 영역 18 : N⁺형 영역17: P ⁺ type region 18: N ⁺ type region

본 발명은, 애벌란취 항복형 접합을 갖는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device having an avalanche yielding junction.

애벌란취 브레이크 다운(쇄도항복)현상을 이용한 정전압 다이오드는 일반적으로 애벌란취 다이오드라고 불리워지고 있으며, 정전압회로나 보호회로 등의 각종 전자회로에 널리 사용되고 있다.BACKGROUND ART The constant voltage diode using the avalanche breakdown phenomenon is generally called an avalanche diode and is widely used in various electronic circuits such as a constant voltage circuit and a protection circuit.

그러나, 애벌란취 다이오드 및 제어 다이오드에 있어서 브레이크 다운 전압을 일정한 값으로 하기 위해서는 가능한한 반도체 기체(서브스트레이트)의 내부에서 브레이크 다운을 생기게 하는 것이 바람직하다. 일본의 특허공개공보 57-71186호에는, 제13도에서와 같이 반도체 기체의 내부에서 브레이크 다운을 생기게 하기 때문에, N형 영역(1)의 내부에 P⁺형 영역(2)을 형성함과 동시에, P⁺형 영역(2)의 하측에 N⁺형 영역(3)이 매입되도록 형성하고, N⁺형 영역(3)에는 N⁺⁺형 영역(4)를 통하여 캐소드 전극(5)을 접속하고, P⁺형 영역(2)에는 애노드 전극(6)을 접속한 제너 다이오드가 개시되어 있다. 제13도의 재너 다이오드와 동일형상으로 애벌란취 다이오드를 형성하면, 반도체 기체의 표면의 영향을 받지 않는 영역에서 브레이크 다운을 생기게 할 수 있다는 장점이 얻어지는 반면, 브레이크 전압의 온도의 존성(온도변화에 의한 브레이크 다운 전압의 변화)을 적게 하는 것이 곤란하다는 결점이 생긴다.However, in order to make the breakdown voltage constant in the avalanche diode and the control diode, it is preferable to cause breakdown inside the semiconductor substrate (substraight) as much as possible. In Japanese Patent Laid-Open No. 57-71186, since breakdown is caused inside the semiconductor substrate as shown in FIG. 13, the P ⁺ type region 2 is formed inside the N type region 1, and , The N ⁺ type region 3 is formed below the P ⁺ type region 2, and the cathode electrode 5 is connected to the N ⁺ type region 3 via the N ⁺ type region 4. In the P ⁺ type region 2, a zener diode connected with the anode electrode 6 is disclosed. When the avalanche diode is formed in the same shape as the jawner diode of FIG. 13, the advantage is that breakdown can be caused in an area unaffected by the surface of the semiconductor substrate. The disadvantage is that it is difficult to reduce the change in the breakdown voltage).

브레이크 다운 전압의 온도의 존성은, PN 접합에 기인해서 생기는 공핍층에 협소한 폭 부분을 형성하고 이 협소한 폭 부분에서 브레이크 다운을 생기게 함으로써 개선할 수가 있다. 이 때문에 제14도에서와 같이, P⁺형 영역(2)의 측면을 포위하도록 N⁺형 영역(3)을 배치한 애벌란취 다이오드가 이미 제조되어 있다. 더우기 제14도에 있어서, 제13도와 공통되는 부분에는 동일부호가 부여되어 있다. 제14도의 애벌란취 다이오드에 의하면, 애노드 전극(6)이 절연막(7)을 통하여 N⁺형 영역(3)의 위쪽으로 뻗어 나가고 있으므로, PN접합에 의한 공핍층 외에 전계효과에 의한 공핍층이 생기고, 파선으로 보여주는 것과 같은 공핍층(8)이 얻어진다. 또한 공핍층(8)의 확장은 불순물 농도에 관계를 가지며, 낮은 불순물 농도의 N⁺형 영역(1)에서 폭이 넓어지게 되고, 높은 불순물 농도의 N⁺형 영역(3)에서 폭이 협소해진다. 또한 N⁺형 영역(3)의 불수물 농도는 표면측에서 높고, 내부측에서 낮으므로, N형 영역(3)과, P형 영역(2)와의 PN접합에 기인하는 공핍층은 표면측에서 폭이 좁아진다. 이 결과, 제14도에 원리적으로 보여주는 바와 같이 P⁺형 영역(2)와 N⁺형 영역(3)과의 사이의 PN 접합에 기인하는 공핍층이 반도체 기체(1)의 표면 보다도 약간 아래쪽에서 폭이 좁아지고, 이곳에서 브레이크 다운이 생긴다. 더우기, N⁺형 영역(3)의 깊이가 P⁺형 영역(2)보다도 얕기 때문에, P⁺형 영역(2)의 측단면의 하부와 N⁺형 영역(1)과의 PN접합에 기인하는 공핍층이 N⁺형 영역(3)과 P⁺형 영역(2)와의 PN 접합에 기인하는 공핍층 보다도 폭이 넓어지고, N⁺형 영역(3)내에 공핍층의 협소한 폭 부분이 확실하게 생긴다. 제14도의 구조를 채용함으로써 반도체 기체의 내부의 협소한 폭의 공핍층에서 브레이크 다운을 생기게 하는 것은 가능해지고, 브레이크 다운 전압의 온도의 존성은 좋아지게 된다.The dependence of the temperature of the breakdown voltage can be improved by forming a narrow width portion in the depletion layer resulting from the PN junction and causing a breakdown in the narrow width portion. For this reason, as shown in FIG. 14, the avalanche diode which has arrange | positioned the N <^+> type region 3 so that the side surface of the P <^+> type region 2 may be already manufactured. Furthermore, in FIG. 14, the same reference numerals are given to the parts common to those in FIG. According to the avalanche diode of FIG. 14, since the anode electrode 6 extends above the N ⁺ type region 3 through the insulating film 7, a depletion layer due to the electric field effect is generated in addition to the depletion layer due to the PN junction. The depletion layer 8 as shown by the broken line is obtained. In addition, the expansion of the depletion layer 8 is related to the impurity concentration, and becomes wider in the N ⁺ type region 1 having a low impurity concentration and narrow in the N ⁺ type region 3 having a high impurity concentration. . In addition, since the fluoride concentration in the N ⁺ type region 3 is high at the surface side and low at the inner side, the depletion layer resulting from the PN junction between the N type region 3 and the P type region 2 is at the surface side. The width becomes narrower. As a result, as shown in FIG. 14 in principle, the depletion layer resulting from the PN junction between the P ⁺ type region 2 and the N ⁺ type region 3 is slightly lower than the surface of the semiconductor substrate 1. The width narrows and breakdown occurs here. Moreover, N ^+, because the depth of the mold region 3 yatgi than P ⁺ type region (2), due to the PN junction between the P ⁺ type region (2) side of the section bottom and the N ⁺ type region (1) of The depletion layer is wider than the depletion layer resulting from the PN junction between the N ⁺ type region 3 and the P ⁺ type region 2, and the narrow width portion of the depletion layer in the N ⁺ type region 3 is reliably. Occurs. By adopting the structure of FIG. 14, it is possible to cause breakdown in the narrow width depletion layer inside the semiconductor substrate, and the dependence of the temperature of the breakdown voltage is improved.

그러나, N형 영역(1)과 절연막(7)과 아노드 전극(6)과의 조합부분에서의 전계효과에 기인하여 N형 영역(1)의 표면부분에 생기는 공핍층이, 절연막(7)이나 이 위에 피복되는 보호수지(도시않음)에 포함되는 이온의 영향을 받아서 변동하고, 일정한 브레이크 다운 전압을 얻는 것이 곤란하였다. 특히 애벌란취 다이오드 고온상태에서 역방향 전압을 인가하는 시험을 행하면, 브레이크 다운 전압의 변동이 현저하게 생긴다.However, the depletion layer formed on the surface portion of the N-type region 1 due to the electric field effect in the combination portion of the N-type region 1, the insulating film 7, and the anode electrode 6 is the insulating film 7. However, it was difficult to obtain a constant breakdown voltage that fluctuated under the influence of ions contained in the protective resin (not shown) coated thereon. In particular, when a test in which a reverse voltage is applied at a high temperature of an avalanche diode is made, the breakdown voltage fluctuates remarkably.

따라서, 본 발명의 목적은, 절연막의 이온의 영향을 받기 어려운 애벌란취 다이오드를 제공하는데 있다.Accordingly, it is an object of the present invention to provide an avalanche diode that is less susceptible to ions from the insulating film.

상기 목적을 달성하기 위한 본 발명은, N형 또는 P형의 제1의 도전형을 갖는 제1의 반도체 영역과, 제1의 도전형과는 반대의 도전형의 제2의 도전형을 가지며, 상기 제1의 반도체 영역에 인접하고 있는 제2의 반도체 영역과, 제1의 도전형을 가지며, 상기 제1의 반도체 영역에 인접하고 있는 제3의 반도체 영역과, 상기 제2의 반도체 영역에 직접 또는 다른 반도체 영역을 통하여 전기적으로 접속된 제1의 주전극과, 제1의 반도체 영역에 직접 또는 다른 반도체 영역을 통하여 전기적으로 접속된 제2의 주전극과를 구비하고, 제2의 반도체 영역 및 제3의 반도체 영역은 반도체 기체의 표면에 각각 노출되고 있으며, 제3의 반도체 영역은 제2의 반도체 영역에 인접해서 포위되고 있으며, 반도체 기체의 표면에는 제2의 반도체 영역과 제3의 반도체 영역의 경계부분의 위쪽을 포함하고 제3의 반도체 영역의 노출면의 상면의 거의 전부에 뻗어 있는 절연막이 형성되어 있으며, 제1의 주전극은 절연막을 통하여 제3의 반도체 영역의 상면의 거의 전부에 뻗어 있으며, 제2의 반도체 영역에 인접하는 부분에서의 제3의 반도체 영역의 불순물 농도는 제2의 반도체 영역에 인접하는 부분에서의 제1의 반도체 영역의 불순물 농도보다도 높은 것을 특징으로 하는 애벌란취 항복형 접합을 갖는 반도체 장치에 관한 것이다.The present invention for achieving the above object has a first semiconductor region having an N-type or P-type first conductivity type, and a second conductivity type of a conductivity type opposite to the first conductivity type, A second semiconductor region adjacent to the first semiconductor region, a third semiconductor region having a first conductivity type and adjacent to the first semiconductor region, and directly to the second semiconductor region Or a first main electrode electrically connected through another semiconductor region, and a second main electrode electrically connected directly to the first semiconductor region or through another semiconductor region; The third semiconductor region is exposed to the surface of the semiconductor substrate, respectively, and the third semiconductor region is surrounded adjacent to the second semiconductor region, and the surface of the semiconductor substrate is the second semiconductor region and the third semiconductor region. Of the boundary of An insulating film is formed, including an upper portion and extending to almost all of the upper surface of the exposed surface of the third semiconductor region, wherein the first main electrode extends to almost all of the upper surface of the third semiconductor region through the insulating film; The impurity concentration of the third semiconductor region in the portion adjacent to the second semiconductor region is higher than the impurity concentration of the first semiconductor region in the portion adjacent to the second semiconductor region. It relates to a semiconductor device having.

더우기, 제3의 반도체 영역은 반도체 기체의 표면을 기준으로 하여 제2의 반도체 영역보다도 얕은 제1의 부분과 이 보다 깊은 제2의 부분을 가지며, 제1의 부분이 제2의 반도체 영역에 인접하도록 배치되어 있는 것이 바람직하다. 그리고, 제2의 부분은 제1의 부분보다도 불순물 농도가 높은 편이 바람직하다.Moreover, the third semiconductor region has a first portion shallower than the second semiconductor region and a second portion deeper than the second semiconductor region with respect to the surface of the semiconductor substrate, with the first portion adjacent to the second semiconductor region. It is preferable to arrange | position so that it may become. The second portion is preferably higher in impurity concentration than the first portion.

본 발명에서의 애벌란취 다이오드에서의 브레이크 다운은 제14도의 종래의 것과 같이, 제2의 반도체 영역과 제3의 반도체 영역과의 사이에서 생긴다. 제2의 반도체 영역과 제3의 반도체 영역과의 사이의 PN 접합에 기인하는 공핍층의 폭은 좁기 때문에, 브레이크 다운 전압의 온도 의존성은 비교적 적다. 제3의 반도체 영역의 측단면은 제2의 반도체 영역에 의하여 포위되고 있으므로, 제3의 반도체 영역의 표면 부분에 전계효과로 생긴 공핍층은 제1의 반도체 영역의 표면 부분의 공핍층의 영향을 받지 안는다. 즉, 제1의 반도체 영역과 절연막과 제2의 주전극과에 기인하는 전계효과작용에 의한 공핍층, 또는 제1의 반도체 영역과 절연막과의 관계에서 생기는 공핍층의 폭이 절연막의 이온이나 이 위에 설치하는 보호수지의 이온에서 변화해도, 제2의 반도체 영역과 제3의 반도체 영역 사이의 공핍층의 확장상태가 변화하지 않는다.The breakdown in the avalanche diode in the present invention occurs between the second semiconductor region and the third semiconductor region, as is conventional in FIG. Since the width of the depletion layer due to the PN junction between the second semiconductor region and the third semiconductor region is narrow, the temperature dependency of the breakdown voltage is relatively small. Since the side cross section of the third semiconductor region is surrounded by the second semiconductor region, the depletion layer caused by the electric field effect on the surface portion of the third semiconductor region is affected by the depletion layer on the surface portion of the first semiconductor region. I do not accept. That is, the width of the depletion layer caused by the field effect action caused by the first semiconductor region, the insulating film and the second main electrode, or the relationship between the first semiconductor region and the insulating film is the ion of the insulating film or the same. Even if it changes with the ion of the protective resin provided above, the expansion state of the depletion layer between a 2nd semiconductor region and a 3rd semiconductor region does not change.

청구범위 제2항에 의하면, 브레이크 다운에 의하여 흐르는 역방향 전류의 통로의 저항을 작게 만들 수 있다.According to claim 2, the resistance of the passage of the reverse current flowing by the breakdown can be made small.

[제1의 실시예][First Embodiment]

이하, 제1도~제3도를 참조하여 본 발명의 제1의 실시예에 관한 애벌란취 다이오드를 설명한다.Hereinafter, the avalanche diode according to the first embodiment of the present invention will be described with reference to FIGS.

본 실시예의 애벌란취 다이오드는, 제1도에서와 같이 실리콘반도체로 이루어지는 반도체 기체(서브스트레이트)(11)과, 반도체 기체(11)의 한쪽의 주면에 형성된 실리콘 산화막으로 이루어지는 절연막(12)과, 반도체 기체(11)의 한쪽의 주면측에 형성된 Al(알루미늄)로 이루어지는 애노드 전극(제1의 주전극)(13)과, 반도체 기체(11)의 다른 쪽의 주면측에 형성된 Ni(니켈)으로 이루어지는 캐소드 전극(제2의 주전극)(14)을 갖는다. 반도체 기체(11)은 출발모재인 N형 영역(제1의 반도체 영역)(15)과, 그의 하면에 형성된 오오믹 접속용 N⁺⁺형 영역(16)과, 그의 상면을 반도체 기체(11)의 한쪽의 주면에 노출시켜서 N형 영역(15)에 인접하여 포위된 평면 원형상의 P⁺형 영역(제2의 반도체 영역)(17)과, 그의 상면을 반도체 기체(11)의 한쪽 주면에 노출시켜서 P⁺형 영역(17)에서 포위된 N⁺형 영역(제3의 반도체 영역)(18)을 갖는다. 더우기, N형 영역(15)와 N⁺⁺형 영역(16)을 합쳐서 제1의 반도체 영역이라고 칭할 수도 있다. N⁺형 영역(18)은 측면이 P⁺형 영역(17)에 인접하고, 하면이 N형 영역(15)의 상면에 인접하고 있으며, 결과로서 N⁺형 영역(18)은 제2도에서와 같이, 평면적으로 보아 P⁺형 영역(17)내에 성형상으로 형성되어 있다. N⁺형 영역(18)은 불순물의 이온주입과 열확산(드라이브)을 병용해서 형성되고, 그의 불순물 농도는 N형 영역(15)의 불순물 농도보다 높도록 되어 있으며, 또한 표면측의 불순물 농도가 내부측보다도 높도록 되어 있다. N⁺형 영역(18)의 깊이는, P⁺형 영역(17)보다도 얕다. 도면의 형편상, 깊이에 대한 차이가 명시되어 있지 않으나, N⁺형 영역(18)의 깊이를 P⁺형 영역(17)의(바람직하기에는) 1/2이하, 더우기 바람직하기에는 1/3이하로 한다.The avalanche diode of this embodiment includes a semiconductor substrate (substrate) 11 made of silicon semiconductor, an insulating film 12 made of a silicon oxide film formed on one main surface of the semiconductor substrate 11, and An anode electrode (first main electrode) 13 made of Al (aluminum) formed on one main surface side of the semiconductor substrate 11 and Ni (nickel) formed on the other main surface side of the semiconductor substrate 11. A cathode electrode (second main electrode) 14 is formed. The semiconductor substrate 11 includes an N-type region (first semiconductor region) 15 as a starting base material, an N ⁺⁺ type region 16 for ohmic connection formed on the lower surface thereof, and an upper surface thereof. The planar circular P ⁺ -type region (second semiconductor region) 17 and the upper surface thereof exposed to one main surface of the film and surrounded by the N-type region 15, and the upper surface thereof is exposed to one main surface of the semiconductor substrate 11. To have an N ⁺ type region (third semiconductor region) 18 surrounded by the P ⁺ type region 17. Moreover, the N type region 15 and the N ⁺⁺ type region 16 may be collectively referred to as a first semiconductor region. The N ⁺ type region 18 has side surfaces adjacent to the P ⁺ type region 17 and the lower surface thereof adjacent to the top surface of the N type region 15. As a result, the N ⁺ type region 18 is shown in FIG. As shown in the figure, it is formed in a P ⁺ shape region 17 in a shape of a shape. The N ⁺ type region 18 is formed by using ion implantation and thermal diffusion (drive) of impurities together, and the impurity concentration thereof is higher than that of the N type region 15, and the impurity concentration on the surface side is internal. It is set higher than the side. The depth of the N ⁺ type region 18 is shallower than the P ⁺ type region 17. For the convenience of the drawings, no difference in depth is specified, but the depth of the N ⁺ type region 18 is less than 1/2 (preferably) of the P ⁺ type region 17, more preferably less than 1/3 do.

더우기 N⁺⁺형 영역(16)과 P⁺형 영역(17)은 통상의 불순물 확산에 의하여 형성된다. P⁺형 영역(17)의 위쪽부분의 절연막(12)에는 구멍(12a)가 형성되어 있으며, 애노드 전극은 구멍(12a)을 통하여 P⁺형 영역(17)에 인접한다. N⁺형 영역(18)의 상면에는 그의 전부에 걸쳐 절연막(12)이 형성되어 있다. 절연막(12)은 P⁺형 영역(17)과 N⁺형 영역(18)의 경계부분을 넘어서 P⁺형 영역(17)의 상면으로까지 뻗어 있다. 또한, 애노드 전극(13)은 N⁺형 영역(18)의 위쪽부분을 포함하여 P⁺형 영역(17)의 외측까지 뻗어 있다. 더우기, 애노드 전극(13)의 P⁺형 영역(17)로부터 외측으로 뻗어 있는 부분은 주지하는 필드프레이트로서 작용하여 P⁺형 영역(17)의 외주측의 내압을 상승시킨다.Furthermore, the N ⁺⁺ type region 16 and the P ⁺ type region 17 are formed by ordinary impurity diffusion. A hole 12a is formed in the insulating film 12 above the P ⁺ type region 17, and the anode electrode is adjacent to the P ⁺ type region 17 through the hole 12a. An insulating film 12 is formed over the entirety of the N ⁺ type region 18. The insulating film 12 extends beyond the boundary of the P ⁺ type region 17 and the N ⁺ type region 18 to the upper surface of the P ⁺ type region 17. Further, the anode electrode 13 extends to the outside of the P ⁺ type region 17 including the upper portion of the N ⁺ type region 18. Moreover, the portion extending outward from the P ⁺ type region 17 of the anode electrode 13 acts as a known field plate to increase the internal pressure on the outer circumferential side of the P ⁺ type region 17.

제1의 애벌란취 다이오드의 애노드 전극(13)과 캐소드 전극(14) 사이에, 캐소드 전극(14)측의 전위가 높아지는 역방향 전압을 인가하면, P⁺형 영역(17)과 N형 영역(15)에 의하여 형성되는 제1의 PN 접합(19)로부터 점선으로 보여주는 바와 같이 제1의 공핍층(20)의 넓어지고, P⁺형 영역(17)과 N⁺형 영역(18)에 의하여 형성되는 제2의 PN 접합(21)로부터 제2의 공핍층(22)이 확대한다. 또한, N⁺형 영역(18)의 표면측에는 애노드 전극(13)의 전계효과에 의하여 제3의 공핍층(23)이 확대한다. 더우기, 제1, 제2 및 제3의 공핍층(20), (22), (23)은 서로 연속해서 확대하므로, 엄밀하게 구별되는 것은 아니다. 따라서, N⁺형 영역(18)이 N형 영역(15)보다도 불순물 농도가 높으므로, 제2의 공핍층(22)은 제1의 공핍층(20) 보다도 폭이 협소하도록 형성된다. 또한, N⁺형 영역(18)은 반도체 기체(11)의 한쪽의 주면측으로부터 N형 영역(15)측으로 향하여 저하하는 불순물 농도를 가지므로, 제1도에서와 같이, 제2의 공핍층(22)은 반도체 기체(11)의 한쪽의 주면측에서 폭이 협소하게 된다. 그러나, N⁺형 영역(18)의 표면부분에는 제3의 공핍층(23)이 있으므로, 가장 폭이 좁은 부분은 N⁺형 영역(18)의 표면보다도 약간 밑에 위치한다. 역방향 전압이 브레이크 다운 전압으로 달하게 되면, 제2의 공핍층(22)의 협소한 부분에 임계전계정도 Ecrit를 초과하는 부분(전계집중점)이 생겨서, 이 부분에서 브레이크 다운이 일어난다. 본 실시예에서는, 역방향 전압 인가시에 N⁺형 영역(18)이, 제2 및 제3의 공핍층(22), (23)에서 가득차게 되지 않도록 N⁺형 영역(18)의 직경이 결정되고 있다. 이 때문에, 브레이크 다운이 일어났을 때에는, 역방향 전류 IR은, 캐소드 전극(14)와, N⁺⁺형 영역(16)과, N형 영역(18)과, 제2의 공핍층(22)의 폭이 좁은 부분과, P⁺형 영역(17)과, 애노드 전극(13)으로 이루어지는 통로로 흐르게 된다.P ⁺ type region 17 and N type region 15 are applied between the anode electrode 13 and cathode electrode 14 of the first avalanche diode by applying a reverse voltage at which the potential at the cathode electrode 14 is increased. Widened of the first depletion layer 20 and formed by the P ⁺ type region 17 and the N ⁺ type region 18 as shown by the dotted line from the first PN junction 19 formed by The second depletion layer 22 extends from the second PN junction 21. In addition, on the surface side of the N ⁺ type region 18, the third depletion layer 23 is enlarged due to the electric field effect of the anode electrode 13. Furthermore, since the first, second and third depletion layers 20, 22, and 23 extend in succession to each other, they are not strictly distinguished. Accordingly, since the N ⁺ type region 18 has a higher impurity concentration than the N type region 15, the second depletion layer 22 is formed to have a narrower width than the first depletion layer 20. In addition, since the N ⁺ type region 18 has an impurity concentration that decreases from one main surface side of the semiconductor substrate 11 toward the N type region 15 side, the second depletion layer ( The width 22 is narrow on one main surface side of the semiconductor substrate 11. However, the surface portion of the N ⁺ type region 18, the depletion layer 23 is, the width of the narrow section, so the third bit are all located below the surface of the N ⁺ type region 18. When the reverse voltage reaches the breakdown voltage, a portion (field concentration point) in which the critical depletion layer also exceeds Ecrit is formed in the narrow portion of the second depletion layer 22, and breakdown occurs in this portion. In this embodiment, the determination of this N ⁺ type region 18 at the time of applying a reverse voltage, the second and the diameter of the third depletion layer 22, from being filled from (23) the N ⁺ type region 18 of the It is becoming. Therefore, when breakdown occurs, the reverse current IR is the width of the cathode electrode 14, the N ⁺⁺ type region 16, the N type region 18, and the second depletion layer 22. This narrow portion, the P ⁺ type region 17 and the anode electrode 13 flows through the passage.

본 실시예의 애벌란취 다이오드는 다음과 같은 효과를 갖는다.The avalanche diode of this embodiment has the following effects.

(1) N⁺형 영역(18)의 측단면은 P⁺형 영역(17)에서 포위되고 있으므로, N⁺형 영역(18)과 P⁺형 영역(17)과의 PN 접합(21)에 기인하여 생기는 공핍층의 영향을 받지 않는다. 따라서, 절연막(12)중의 이온이나 이 윗쪽을 피복하는 보호수지(도시하지 않음)중의 이온에 의하여 N형 영역(15)의 표면의 공핍층이 변화해도, N⁺형 영역(18)과 P⁺형 영역(17)과의 PN 접합(21)에 기인하는 공핍층(22)의 폭이 변화하지 않고, 브레이크 다운 전압의 변동이 적다.(1) N ⁺ side end face of the shaped region 18 is P ^+, so is surrounded by type region 17, due to the N ⁺ type region 18 and PN junction 21 between the P ⁺ type region 17 It is not affected by depletion. Therefore, even if the depletion layer on the surface of the N-type region 15 is changed by the ions in the insulating film 12 or the ions in the protective resin (not shown) covering the upper portion, the N ⁺ -type region 18 and P ⁺ The width of the depletion layer 22 caused by the PN junction 21 with the mold region 17 does not change, and there is little variation in the breakdown voltage.

(2) 본 실시예의 애벌란취 다이오드에서는, 전계집중점을 통하는 역방향 전류의 전류경로를 단절하는 공핍층, 즉 애벌란취 브레이크 다운을 일으키는 영역에서의 공핍층이 비교적 협소한 폭으로 형성된다. 따라서, 브레이크 다운 전압의 온도의 존성이 적은 애벌란취 다이오드를 실현할 수 있다.(2) In the avalanche diode of this embodiment, a depletion layer for disconnecting the current path of reverse current through the field concentration point, that is, a depletion layer in a region causing avalanche breakdown is formed with a relatively narrow width. Therefore, an avalanche diode with little dependence on the temperature of the breakdown voltage can be realized.

(3) 전계집중점이 제3도에서와 같이 반도체 기체(11)의 표면 보다도 내측(하측)에 형성되므로 크리프 현상(역방향 전압인가시에 브레이크 다운 전압이 단시간내에 변동하는 불안정한 현상)이 일어나지 않는다. 더우기, 제3도에서는 파선에 의하여 각 영역(15), (17), (18)의 경계가 제시되고, 실선(24)에 의하여 전계의 같은 부분을 연결한 등전계곡선이 제시되어 있으며, 내측에 위치하는 등전위곡선 만큼 전계가 강하게 되어 있다.(3) Since the electric field concentration point is formed inside (below) the surface of the semiconductor substrate 11 as shown in FIG. 3, the creep phenomenon (unstable phenomenon that the breakdown voltage fluctuates within a short time when reverse voltage is applied) does not occur. Furthermore, in FIG. 3, the boundaries of the regions 15, 17, and 18 are indicated by broken lines, and the isoelectric curves connecting the same portions of the electric field by the solid lines 24 are shown. The electric field is as strong as the equipotential curve located at.

(4) N⁺형 영역(18)의 상면에 형성된 절연막(12)이 애노드전극(13)으로 피복되어 있으므로, 애노드전극(13)이 절연막(12)와 함께 보호막으로서 작용하고, 높은 신뢰성이 얻어지고 있다. 본 실시예에서는 생산성이 좋은 실리콘 산화막만으로 이루어지는 절연막(12)으로, 실리콘산화막과 실리콘질화막이나 린 실리케이트 유리막등으로 이루어지는 2층의 절연막과 동등한 신뢰성이 얻어지고 있다.(4) Since the insulating film 12 formed on the upper surface of the N ⁺ type region 18 is covered with the anode electrode 13, the anode electrode 13 acts as a protective film together with the insulating film 12, and high reliability is obtained. ought. In this embodiment, the insulating film 12 composed of only a highly productive silicon oxide film has the same reliability as that of a two-layer insulating film composed of a silicon oxide film, a silicon nitride film, a lean silicate glass film, or the like.

[제2의 실시예]Second Embodiment

다음에, 제4도 및 제5도를 참조하여 본 발명의 제2의 실시예에 관한 애벌란취 다이오드를 설명한다. 단, 제4도 및 제5도에서 부호 12-23으로 표시하는 것은 제1도 및 제2도에서 동일부호로 제시한 것과 실질적으로 동일하므로, 그의 설명을 생략한다. 제4도 및 제5도의 반도체 기체(11a)는, N⁺형영역(15), N⁺⁺형영역(16), P⁺형영역(17), N⁺형영역(18)외에, 새로히 N⁺⁺형영역(제4의 반도체영역)(25)를 가지고 있다.Next, the avalanche diode according to the second embodiment of the present invention will be described with reference to FIGS. 4 and 5. FIG. However, since the reference numerals 12-23 in FIGS. 4 and 5 are substantially the same as those indicated by the same reference numerals in FIGS. 1 and 2, the description thereof is omitted. The semiconductor substrate 11a shown in FIGS. 4 and 5 has a new N in addition to the N ⁺ -type region 15, the N ⁺ -type region 16, the P ⁺ -type region 17, and the N ⁺ -type region 18. ^{++ has a} type region (fourth semiconductor region) 25.

N⁺⁺형영역(25)는 측면이 N⁺형영역(18)에 인접하고, 하면이 N⁺형영역(16)에 인접하도록 N형영역(15)를 종방향으로 횡단해서 형성되고, 제5도에서와 같이, 평면적으로 보아 N⁺형영역(18)내에 섬형상으로 형성되어있다. 환언하면, N⁺⁺형영역(25)은 N⁺⁺형영역(16)으로부터 원주형상으로 세워지고, N형영역(15)와 N⁺형영역(18)에 측면이 포위되고 있는 영역이다. N⁺⁺형영역(25)는 P⁺형영역(17) 및 N⁺형영역(18)을 형성하기전에 N형영역(15)으로 확산함으로써 형성된다. N⁺⁺형영역(25)의 불순물 농도는 N형영역(15) 및 N⁺형영역(18)의 불순물 농도보다도 높다. 반도체기체(11a)의 표면에 노출되고 있는 N⁺⁺형영역(25)의 표면은 N⁺형영역(18)과 같이 실리콘 산화물로 이루어지는 절연막(12)으로 피복되고 있다. 더우기, N⁺⁺형영역(25)는 N⁺형영역(18)과 같이 N형의 불순물 농도가 높은 영역이므로, 제3의 반도체영역의 일부라고 생각되고, N⁺형영역(18)을 제3의 반도체영역의 제1의 부분. N⁺⁺형영역(25)을 제2의 부분이라고 생각할 수 있다.The N ⁺⁺ type region 25 is formed by traversing the N type region 15 in the longitudinal direction such that the side surface thereof is adjacent to the N ⁺ type region 18 and the lower surface thereof is adjacent to the N ⁺ type region 16. As shown in FIG. 5, in plan view, islands are formed in the N ⁺ -shaped region 18. FIG. In other words, the N ⁺⁺ type region 25 is formed in a circumferential shape from the N ⁺⁺ type region 16 and is surrounded by the N type region 15 and the N ⁺ type region 18. The N ⁺⁺ type region 25 is formed by diffusing into the N type region 15 before forming the P ⁺ type region 17 and the N ⁺ type region 18. The impurity concentration of the N ⁺⁺ type region 25 is higher than that of the N type region 15 and the N ⁺ type region 18. The surface of the N ⁺⁺ type region 25 exposed to the surface of the semiconductor substrate 11a is covered with an insulating film 12 made of silicon oxide like the N ⁺ type region 18. Furthermore, since the N ⁺⁺ type region 25 is a region having a high N-type impurity concentration like the N ⁺ type region 18, the N ⁺⁺ type region 25 is considered to be part of the third semiconductor region, and the N ⁺ type region 18 is removed. The first portion of the semiconductor region of three. The N ⁺⁺ type region 25 can be thought of as the second part.

제4의 애벌란취 다이오드의 애노드전극(13)과 캐소드전극(14)와의 사이에, 캐소드전극(14)측의 전위가 애노드전극(13)보다도 높아지는 역방향 전압을 인가하면, P⁺형영역(17)과 N형영역(15)에 의하여 형성되는 제1의 PN 접합(19)로부터 점선으로 표시하는 바와같이 제1의 공핍층(20)이 확장되고, P⁺형영역(17)과 N⁺형영역(18)에 의하여 형성되는 제2의 접합(21)으로부터 제2의 공핍층(22)이 확장된다. 또한, PN형영역(18)의 표면측에는 애노드전극(13)의 전계효과에 의하여 제3의 공핍층(23)이 확장된다. N⁺형영역(25)의 표면에는, N⁺⁺형영역(25)의 불순물 농도가 충분히 높기 때문에 공핍층이 실질적으로 발생하지 않는다. 더우기, N⁺⁺형영역(25)의 불순물농도가 N⁺형영역(18)의 불순물 농도에 접근하면, N⁺⁺형영역(25)의 표면에 공핍층이 약간 확장한다.If a reverse voltage is applied between the anode electrode 13 and the cathode electrode 14 of the fourth avalanche diode, the potential at the side of the cathode electrode 14 being higher than the anode electrode 13, the P ⁺ type region 17 ) And the first depletion layer 20, as indicated by the dotted lines, from the first PN junction 19 formed by the N-type region 15, and the P ⁺ -type region 17 and the N ⁺ -type. The second depletion layer 22 extends from the second junction 21 formed by the region 18. In addition, on the surface side of the PN type region 18, the third depletion layer 23 is expanded by the electric field effect of the anode electrode 13. On the surface of the N ⁺ type region 25, the impurity concentration of N ⁺⁺ type region 25, the depletion layer does not occur substantially because of its high enough. Moreover, if the impurity concentration of the N ⁺⁺ type region 25 is accessible to the impurity concentration of the N ⁺ type region 18, the depletion layer on the surface of the N ⁺⁺ type region 25 is slightly expanded.

본 실시예에 있어서도, 공핍층(20), (22), (23)중에서 가장 폭이 좁은 부분은 반도체기체(11a)의 상면보다도 약간 밑의 N⁺형영역(18)중에 생긴다. 따라서, 애노드(13)와 캐소드(14)와의 사이에 역방향 전압을 인가했을 때, 이 협소한 폭 부분이 전계집중점으로 되고, 브레이크다운이 협소한 폭부분에서 생긴다. 제2의 공핍층(22)의 좁은 폭부분을 불순물 농도가 큰 N⁺형영역(18)에 있으며, 이 N⁺형영역(18)에 인접해서 불순물 농도가 큰 N⁺⁺형영역(25)이 있으며, 이 N⁺⁺형영역(25)가 또 하나의 N⁺⁺형영역(16)으로 연속하고 있으므로, 역방향 전류 I_R은 제4도에서와 같이, 캐소드(14), N⁺⁺형영역(16), N⁺⁺형영역(25), N⁺형영역(18), P⁺형영역(17), 애노드(13)의 경로에서 흐른다.Also in this embodiment, the narrowest portion of the depletion layers 20, 22, and 23 is formed in the N ⁺ type region 18 slightly below the upper surface of the semiconductor substrate 11a. Therefore, when a reverse voltage is applied between the anode 13 and the cathode 14, this narrow width portion becomes the electric field concentration point and breakdown occurs in the narrow width portion. First and a narrow width portion of the second depletion layer 22 of the N ⁺ type region 18, the impurity concentration is large, the N ⁺ type region 18 adjacent to the impurity concentration N ⁺⁺ type region to the large (25) Since the N ⁺⁺ type region 25 is continuous to another N ⁺⁺ type region 16, the reverse current I _R is the cathode 14 and the N ⁺⁺ type as shown in FIG. It flows in the path | route of the area | region 16, the N ⁺⁺ type area | region 25, the N ⁺ type area | region 18, the P ⁺ type area | region 17, and the anode 13. As shown in FIG.

제2의 실시예의 애벌란취 다이오드는, 제1의 실시예와 같은 이점을 갖는외에, 역방향전류 I_R의 통로의 저항치를 적게할 수 있는 이점을 갖는다. 즉, 이 애벌란취 다이오드는 역방향 전류 I_R의 통로에 저항치가 낮은 N⁺⁺형영역(25)를 포함하고 있으므로, 역방향 전류 I_R의 전류경로의 저항치가 적어진다. 이 때문에, 애벌란취 브레이크다운 영역에 있어서의 동작저항이 적어진다.The avalanche diode of the second embodiment has the advantage of reducing the resistance value of the passage of the reverse current I _R in addition to having the same advantages as in the first embodiment. That is, the avalanche diode is taken because it contains a low N ⁺⁺ type region 25, resistance to the passage of reverse current I _R, the resistance of the current path for the reverse current I _R becomes smaller. For this reason, operating resistance in an avalanche breakdown area | region becomes small.

[제3의 실시예]Third Embodiment

제6도 및 제7도를 참조하여 본 발명의 제3의 실시예에 관한 애벌란취 다이오드를 내장한 과전압으로 동작하는 사이리스터 즉 사이리스터와 다이오드와의 복합소자(50)를 설명한다. 제6도에 있어서는, P⁺형영역(31)과 N형영역(32)와 P형영역(33)과 N⁺형영역(34)에 의하여 종방향으로 사이리스터(35)가 형성되어 있으며, N형영역(32)와 P형영역(33)과 N⁺형영역(36)에 의하여 애벌란취 다이오드(37)가 형성되어 있다. 사이리스터(35)는 애노드전극(38)과 캐소드 전극(39)와 게이트전극(40)을 가지고 있으며, 애벌란취 다이오드(37)은 사이리스터(35)의 게이트전극(40)을 애노드전극, 애노드전극(38)을 캐소드전극으로 하고 있다. 본 발명과 이 실시예와의 대응관계를 표시하면, 제1의 반도체영역은 N형영역(32), 제2의 반도체영역은 P형영역(33), 제3의 반도체영역은 N⁺형영역(36), 제1의 주전극은 게이트전극(40), 제2의 주전극은 애노드전극(38)이다. 절연막(12)는 N형영역(32)와 N⁺형영역(36)과의 상면을 포함하도록 반도체 기체상에 설치되어있다. 게이트전극(40)은 절연막(12)를 통하여 N⁺형영역(36)상에도 설치되어 있다. 제1도와 제6도와의 대응관계를 표시하면, N형영역(32)은 N형영역(15), P형영역(33)은 P⁺형영역(17), N⁺형영역(36)은 N⁺형영역(18)에 각각 대응한다. 더우기, N⁺형영역(36)은 P형영역(33)에 의하여 링형상으로 포위되어 있다. 또한 N⁺형영역(41)은 채널스토퍼로서 기능한다.6 and 7, a composite element 50 of a thyristor, that is, a thyristor and a diode operating with an overvoltage incorporating an avalanche diode according to a third embodiment of the present invention will be described. In FIG. 6, the thyristor 35 is formed in the longitudinal direction by the P ⁺ type region 31, the N type region 32, the P type region 33 and the N ⁺ type region 34. The avalanche diode 37 is formed by the mold region 32, the P-type region 33, and the N ⁺ -type region 36. The thyristor 35 has an anode electrode 38, a cathode electrode 39, and a gate electrode 40, and the avalanche diode 37 uses the gate electrode 40 of the thyristor 35 as an anode electrode and an anode electrode ( 38 is used as the cathode electrode. When the correspondence between the present invention and this embodiment is shown, the first semiconductor region is an N-type region 32, the second semiconductor region is a P-type region 33, and the third semiconductor region is an N ⁺ -type region. (36), the first main electrode is the gate electrode 40, and the second main electrode is the anode electrode 38. The insulating film 12 is provided on the semiconductor substrate so as to include an upper surface of the N-type region 32 and the N ⁺ -type region 36. The gate electrode 40 is also provided on the N ⁺ type region 36 through the insulating film 12. 1 and 6, the N-type region 32 is the N-type region 15, the P-type region 33 is the P ⁺ -type region 17, and the N ⁺ -type region 36 is the Corresponding to the N ⁺ type regions 18, respectively. Moreover, the N ⁺ type region 36 is surrounded by a P type region 33 in a ring shape. The N ⁺ type region 41 also functions as a channel stopper.

제6도의 과전압으로 동작하는 복합소자(50)은 제7도에서와 같이, 사이리스터(35)의 애노드전극(38)과 게이트전극(40) 사이에 애벌란취 다이오드(37)이 전기적으로 병열로 접속된 회로와 등가이다. 제7도에서는 한쌍의 직류전원라인(51), (52)사이에 복합소자(50)가 접속되어 있다. 즉 애노드전극(38)이 저항(53)을 통하여 한쪽의 전원라인(51)으로 접속되고, 캐소드전극(39)가 다른쪽의 전원라인(52)으로 접속되고, 게이트전극(40)이 콘덴서(54)를 통하여 다른쪽의 전원라인(52)에 접속되어 있다. 한쌍의 전원라인(51), (52) 사이에 펄스형상의 높은 전압이 공급되었을때에는, 애벌란취 다이오드(37)가 브레이크다운되어 애벌란취 다이오드(37)와 콘덴서(54)로 이루어지는 회로에 전류가 흐른다. 그리고 높은 직류전류가 지속해서 공급되었을때에는, 먼저 애벌란취 다이오드(37)이 브레이크다운되고, 그후 사이리스터(35)가 도통되며, 이 사이리스터(35)를 통하여 전류가 흐른다.As shown in FIG. 7, the avalanche diode 37 is electrically connected in parallel between the anode electrode 38 of the thyristor 35 and the gate electrode 40 as shown in FIG. Is equivalent to a circuit. In FIG. 7, the composite element 50 is connected between a pair of DC power supply lines 51 and 52. In FIG. That is, the anode electrode 38 is connected to one power line 51 through the resistor 53, the cathode electrode 39 is connected to the other power line 52, and the gate electrode 40 is connected to the capacitor ( 54 is connected to the other power line 52. When a pulsed high voltage is supplied between the pair of power lines 51 and 52, the avalanche diode 37 breaks down and a current flows in the circuit composed of the avalanche diode 37 and the condenser 54. Flow. When the high DC current is continuously supplied, the avalanche diode 37 first breaks down, and then the thyristor 35 is turned on, and current flows through the thyristor 35.

[변형예][Modification]

본 발명은 상기의 실시예에 한정되는 것이 아니라, 예컨대 다음과 같은 변형이 가능한 것이다.The present invention is not limited to the above embodiment, and the following modifications are possible, for example.

(1) 제3의 반도체영역으로서 기능하는 N⁺형영역(18) 또는 (36)의 불순물 농도는 요구되는 애벌란취 전압에 대응해서 설정되지만, 본 발명의 효과가 충분히 얻어지도록, 제1의 반도체영역으로서의 N형영역(15) 또는 (32)의 불순물 농도의 5배 이상, 바람직하기에는 10배 이상으로 하는 것이 좋다.(1) The impurity concentration of the N ⁺ type region 18 or 36 functioning as the third semiconductor region is set corresponding to the required avalanche voltage, but the first semiconductor is sufficiently obtained to obtain the effect of the present invention. The impurity concentration of the N-type region 15 or 32 as the region is preferably 5 times or more, preferably 10 times or more.

(2) 제6도의 사이리스터에 있어서, P형영역(33)중에 N⁺형영역 또는 P⁺형영역을 설치하고, 이곳에 게이트전극(40)을 접속해도 좋다.(2) In the thyristor of FIG. 6, an N ⁺ type region or a P ⁺ type region may be provided in the P type region 33, and the gate electrode 40 may be connected thereto.

(3) 제4도의 애벌란취 다이오드를 제6도의 사이리스터에 적용할 수 있다.(3) The avalanche diode of FIG. 4 can be applied to the thyristor of FIG.

(4) 제8도에서와 같이, 제1도의 N⁺⁺형영역(16)을 P⁺형영역(26)으로 치환한 PNP로 이루어지는 3층구조의 반도체소자에도 본 발명을 적용할 수 있다. 더우기, 제8도에 있어서, 제1도와 실질적으로 동일부분에는 동일부호가 부여되어 있다.(4) As in FIG. 8, the present invention can also be applied to a semiconductor device having a three-layer structure consisting of PNP in which the N ⁺ -type region 16 in FIG. 1 is replaced with the P ⁺ -type region 26. Furthermore, in FIG. 8, the same reference numerals are given to substantially the same parts as in FIG.

(5) 실시예에서는, 제3의 반도체영역으로서의 N⁺형영역(18)이 제2의 반도체영역으로서의 P⁺형영역(17)내이 섬형상으로 1개만이 형성되어 있지만, 제9도에서와 같이 N⁺형영역(18)을 섬형상으로 복수개 형성해도 좋다.(5) In the embodiment, only one N ⁺ type region 18 as the third semiconductor region is formed in an island shape in the P ⁺ type region 17 as the second semiconductor region. Similarly, a plurality of N ⁺ type regions 18 may be formed in an island shape.

(6) 제4도의 N⁺⁺형영역(25) 대신에, 제10도에 제시하는 N⁺⁺형영역(25a), (25b)의 한쪽 또는 양쪽을 설치해도 좋다. 요컨대, 역방향 전류(I_R)의 통로중의 적어도 일부에 높은 불순물 농도(낮은 저항율)의 N⁺⁺형영역(25a), (25b)를 설치함으로써 제4도와 같이 애벌란취 다이오드의 동작저항을 적게할 수 있다. 더우기, 제10도에서의 N⁺⁺형영역(25b)는, N⁺⁺형영역(16)에 N⁺⁺형의 메우는 층을 설치하고, 이 메우는 층의 불순물을 N형영역(15)에 확산시킴으로써 얻을 수 있다. 제10도에 있어서, 제4도와 공통하는 부분에는 동일부호가 부여되어 있다.6, in place of the four-degree-type N ⁺⁺ region 25 may be provided to one or both of the N ⁺⁺ type region (25a), (25b) presenting a tenth FIG. In other words, by providing N ⁺⁺ type regions 25a and 25b of high impurity concentration (low resistivity) in at least part of the passage of the reverse current I _R , the operating resistance of the avalanche diode is reduced as shown in FIG. can do. Furthermore, a tenth degree N ⁺⁺ type region (25b) is, N ⁺⁺ type region 16 is installed to bridge the layer of the N ⁺⁺ type and N-type region 15, the impurity layer of the filling in the It can be obtained by diffusing. In FIG. 10, the same code | symbol is attached | subjected to the part common to FIG.

(7) 제4도의 N⁺⁺형영역(25)의 불순물 농도를 N⁺형영역(18)과 실질적으로 동일하게해도, 그 나름대로의 효과를 얻을 수 있다.(7) Even if the impurity concentration of the N ⁺⁺ type region 25 in FIG. 4 is made substantially the same as that of the N ⁺ type region 18, its own effects can be obtained.

(8) 제1의 실시예의 경우, 애노드전극(13)은 N⁺형영역(18)의 위쪽 전면에 뻗어있게하지 않고서도 그런대로의 효과는 얻어진다. 그러나, 이온에 의한 브레이크다운 전압의 변동이나 크리프 현상을 효과적으로 방지하기 위해서는, 애노드전극(13)을 N⁺형영역의 위쪽 전면에 뻗어 있게하는 것이 바람직하다. 제2의 실시예의 경우, N⁺⁺형영역(25)의 불순물 농도를 충분히 높혀서, N⁺⁺형영역(25)표면에 제3의 속빈층이 실질적으로 확장하지 않도록 했을때에는, 애노드전극(13)을 제3의 속빈층의 종단보다도 외측까지 뻗어있게해두면 본 발명의 효과가 그런대로 얻어진다. 따라서, N⁺⁺형영역(25)의 전면에 걸쳐서 애노드전극(13)을 뻗어있게 할 필요는 없다. 그러나, 브레이크다운 전압의 변동, 크리프현상을 확실하게 방지하기 위해서는, N⁺⁺형영역(25)의 상면의 거의 전면에 뻗어있게하는 것이 좋다. 더우기, N⁺⁺형영역(25)의 불순물 농도를 약간 낮게 하여 그의 표면의 거의 전면에 제3의 속빈층이 확장되도록 했을때에는, N⁺⁺형영역(25)의 상면의 거의 전면에 애노드전극(13)을 형성한다.(8) In the case of the first embodiment, such an effect is obtained without allowing the anode electrode 13 to extend over the entire upper surface of the N ⁺ type region 18. However, in order to effectively prevent fluctuations in the breakdown voltage and creep caused by ions, it is preferable to make the anode electrode 13 extend on the entire upper surface of the N ⁺ type region. If the second embodiment of, when it is hollow so that the third layer of the fully nophyeoseo, N ⁺⁺ type region 25, the surface impurity concentration of N ⁺⁺ type region 25 is not substantially expanded, the anode electrode (13 ) Is extended to the outside of the end of the third hollow layer to obtain the effect of the present invention as it is. Therefore, it is not necessary to extend the anode electrode 13 over the entire surface of the N ⁺⁺ type region 25. However, in order to reliably prevent fluctuations in the breakdown voltage and creep phenomenon, it is preferable to extend almost to the entire upper surface of the N ⁺⁺ type region 25. Furthermore, when the impurity concentration of the N ⁺⁺ type region 25 is slightly lowered so that the third hollow layer is extended almost to the entire surface of the N ⁺⁺ type region 25, the anode electrode is almost at the front surface of the N ⁺⁺ type region 25. (13) is formed.

(9) 제1도의 애벌란취 다이오드에 있어서, N⁺형영역(18)을 N⁺⁺형영역(16)에 인접할때까지 아랫쪽에 뻗어있게해서 동작저항의 저감화를 도모하여도 좋다. 그러나, 바람직한 애벌란취 전압을 갖는 애벌란취 다이오드를 잘 유지할 수 있게하기 위해서는, N⁺형영역(18)의 하면을 P⁺형영역(17)의 하면보다도 윗쪽에 위치시키는 것이 좋다. 따라서, 제2의 실시예와 같이, N⁺형영역(18)을 그의 하면이 P⁺형영역(17)의 하면보다도 윗쪽에 위치하도록 하고, N⁺⁺형영역(25)가 P⁺형영역(17)으로부터 떨어져서 P⁺형영역(17)의 하면보다도 아래쪽에 위치하도록 설계하는 것이, 바람직한 애벌란취전압을 얻을 수 있는 점에서도 동작저항의 저감화 구조로서 바람직하다.(9) In the avalanche diode of FIG. 1, the N ⁺ -type region 18 may be extended downward until adjacent to the N ⁺ -type region 16 to reduce the operating resistance. However, in order to be able to maintain the avalanche diode having the desired avalanche voltage well, it is preferable to position the lower surface of the N ⁺ type region 18 above the lower surface of the P ⁺ type region 17. Thus, as in the second embodiment, the lower surface of the N ⁺ type region 18 is located above the lower surface of the P ⁺ type region 17, and the N ⁺⁺ type region 25 is the P ⁺ type region. Designing so as to be located below the lower surface of the P ⁺ type region 17 away from (17) is preferable as a structure for reducing the operation resistance in terms of obtaining a desirable avalanche voltage.

(10) 제11도 및 제12도에서와 같이, N⁺형영역을 환형상으로 형성하고, 이것에 인접해서 포위되는 P⁺형영역(17a)를 설치하여, 이 P⁺형영역(17a)에 애노드전극(13)을 접속해도 좋다.(10) As shown in Figs. 11 and 12, the N ⁺ -shaped region is formed in an annular shape, and the P ⁺ -shaped region 17a provided adjacent to this is provided to form the P ⁺ -shaped region 17a. The anode electrode 13 may be connected to this.

이상에서 명백한 바와같이, 청구범위 제1항 및 제2항의 발명에 의하면 불순물 농도가 낮은 제1의 반도체영역과 절연막과 제2의 전극에 기인하여 생기는 공핍층이 브레이크다운 전압에 영향하지 않는 애벌란취 접합을 갖는 반도체장치를 제공할 수 있다.As apparent from the above, according to the invention of Claims 1 and 2, the avalanche in which the depletion layer caused by the first semiconductor region having low impurity concentration and the insulating film and the second electrode do not affect the breakdown voltage A semiconductor device having a junction can be provided.

청구범위 제2항에 의하면 동작저항이 작은 애벌란취 접합을 갖는 반도체장치를 제공할 수 있다.According to claim 2, it is possible to provide a semiconductor device having an avalanche junction with a small operating resistance.

Claims

A first semiconductor region 15 or 32 having an N-type or P-type first conductivity type, and a second conductivity type opposite to the first conductivity type, and having a first conductivity type ( A second semiconductor region 17 or 33 adjacent to 15 or 32 and a third semiconductor region 18 having a first conductivity type and adjacent to the first semiconductor region 15 or 32 36 and a second main electrode 14 or 38 electrically connected to the second semiconductor region 17 or 33 directly or through a separate semiconductor region 16 or 31 or 26. The second semiconductor region 17 or 33 and the third semiconductor region 18 or 36 are exposed on the surface of the semiconductor gas, respectively, and the third semiconductor region 18 or 36 is the second semiconductor region 17. Or is surrounded by 33 and on the surface of the semiconductor substrate a boundary between the second semiconductor region 17 or 33 and the third semiconductor region 18 or 36. An insulating film 12 is formed to cover almost all of the exposed surface of the upper and third semiconductor regions 18 or 36, and the first main electrode 13 or 40 is formed of a third semiconductor through the insulating film 12. The impurity concentration of the third semiconductor region 18 or 36 in the portion adjacent to the second semiconductor region 17 or 33 extends to almost all of the upper surface of the region 18 or 36. A semiconductor device having an avalanche yielding junction, which is higher than an impurity concentration of the first semiconductor region (15 or 32) in a portion adjacent to 17 or 33).

3. The third semiconductor region 18 or 36 has a first portion lower than the depth of the second semiconductor region 17 or 33 with respect to the surface of the semiconductor gas. Is disposed adjacent to the second semiconductor region (17 or 33), and the second portion is disposed so as to be surrounded by the first portion in plan view.