KR920010125B1 - 반도체 소자 제조 방법 - Google Patents

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아메리칸 텔리폰 앤드 텔레그라프 캄파니
오레그 이 · 앨버
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Abstract

내용 없음.

Description

반도체 소자 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것이다.
2. 기술 분야
금속 함유 물질, 예를 들어, 순수 금속, 분자가 하나 이상의 금속 원자를 포함하는 분자형 물질과, 상기 하나 이상의 금속을 포함하는 혼합물을 처리되거나, 처리 않된 기판으로의 증착(deposition) 처리는 다양한 소자 제조에 있어서 중요한 역할을 한다. 예를 들어, 그러한 소자는 불연속 반도체 소자, 집적 회로 소자와, 자기 버블 소자를 포함한다. 통상적으로 처리 또는, 비처리된 반도체 기판의 선택된 영역으로, 예를 들어, 순수 물질 증착은 기판상에 패턴화된 증착 마스크, 즉, 기판 표면위에 패턴화된 포토레지스트 층을 형성하고, 그 금속을 마스크-베어링 기판 표면에 e-빔 증발 또는, rf-스퍼터링하여 성취된다. 마스크의 연속 제거는 선택된 기판 영역을 커버하는 금속을 남긴다. 대안으로, 증착 마스크 형성없이 그 금속은 기판 표면에 직접 증착되고, 패턴화된 에치 마스크, 즉, 패턴화된 포토레지스트 층은 상기 금속상에 형성된다. 그후, 상기 금속은 에치 마스크를 통해 에치되고, 상기 에치 마스크는 제거되어, 단지 선택된 영역에만 다시 금속이 남는다.
금속 함유 물질의 증착을 수반하는 제조를 갖는 집적회로 소자중 포함된 것은 n-채널, MOS, p-채널 MOS, CMOS(상보 MOS) 집적 회로 소자와 같은 많은 MOS(금속-산화물 반도체) 집적 회로 소자이다(본 명세서에 사용된 집적 회로의 용어는 다수의 상호 접속된 불연속 소자를 나타낸다). 그들 MOS집적 회로(IC)는 다수의 MOSFET(금속-산화물 반도체 전계 효과 트랜지스터)를 전형적으로 포함하고, 그들 각각은 반도체 재료, 즉, 실리콘의 액티브 표면층을 포함한다. 각각의 MOSFET는 액티브 층의 표면에 형성된 비교적 얇은 게이트 산화물(GOX), 그 GOF 표면에 성형된 예를 들어, 도프된 다결정 실리콘(폴리실리콘)과, 그 게이트의 반도측상에, MOSFET의 소스 및 드레인을 구성하는 액티브층의 비교적 많은 도프된 부분을 포함한다. 비교적 두꺼운(GOX에 비해) 필드 산화물(FOX)은 분리되어 서로 전기적으로 MOSFET를 절연한다.
상술된 MOS IC는 또한, MOSFET로 이루어진 전기 통신을 통해 MOSFET의 게이트, 드레인, 소스로부터 연장한 금속 러너에 접촉한 금속 즉, 알루미늄 또는 알루미늄-구리 합금을 포함한다. 상기 금속 접촉부 및 러너는 상술된 패턴화 기술 및 증착을 이용하여 형성시킨다. 즉, 전기적 절연 유리, 이를 테면, SiO2-P2O5또는 SiO2-P2O5-B2O3을 포함하는 유리가 먼저 MOSFET상에 증착되며, 종래의 화학 증기 증착(CVD) 기술을 이용한 IC의 FOX은 게이트 금속 및 소스/드레인 금속사이의 인터레벨 유전체(전기 절연층)로 사용하기 위한 것이다. 다음에, 인터레벨 유전체는 홀을 통해 소스, 드레인 및 게이트로 형성하도록 패턴화된다. 알루미늄과 같은 금속 도체는 증착되는데, 이를 테면 소스, 드레인 및 게이트에 전기 접촉부를 형성하도록 홀을 통해 안으로 뿐아니라 위로 e-빔 증발 또는, rf-스퍼터된다. 증착(인터 레벨 유전체 상에)된 알루미늄은 접촉패드에서 종단하는 상호 접속 러너를 형성시키도록 패턴화 에치마스크, 즉, 패턴화 광저항층을 통해 에치된다.
중요하게, 소자 기판위에 금속 함유 물질의 증착은 종종 증착된 물질과 기판사이에 바람직하지 않은 상호 작용을 수반한다. 예를 들어, 실리콘 같은 반도체 물질은 소스 및 드레인에 전기 접촉으로 사용된 알루미늄과 같은 증착된 금속에서 비교적 높은 용해도를 표시하는데, 즉, 실리콘은 알루미늄-실리콘 합금을 형성하도록 알루미늄내로 확산하려는 경향이 있다. 그 결과, 알루미늄 스파이크로 명칭된 것을 생성시키도록 실리콘 밑으로 위에 놓인 금속 접촉부로부터 알루미늄을 확산시킨다. 공지된 바와 같이, 알루미늄은 실리콘에 대해 p형 도펀트를 구성한다. 그리하여, 알루미늄 스파이크가 n형 소스 또는, 드레인(p형 기판내로)을 통해 연장하면, 소스-기판 또는 드레인-기판 인터페이스에서의 p-n접합부는 제거된다. 알루미늄 스파이크는 통상 실리콘 내로 약 1마이크로미터(㎛)보다 작게 연장하기 때문에, 그들의 존재는 보통 소스 및 드레인 p-n접합이 약 1㎛보다 큰 깊이를 갖는 소자내에서는 중요하지 않다. 역으로, 상기 스파이크는 멀지않아 상업적 이용으로 기대될 소자형, p-n 접합 깊이가 약 1㎛보다 작은 소자에서 심각한 문제를 일으킨다.
실리콘-포화 알루미늄-실리콘 합금과 알루미늄을 대치함으로써 알루미늄 스파이킹을 방지하는데, 즉, 그 합금은 처리 동안 계수될 최고 온도에서 실리콘과 더불어 포화된다는 것이 제안되어왔다(그러한 합금은 알루미늄과 소스 및 드레인 사이의 인터페이스에서 실리콘 농도 그레디언트를 제거하여, 소스 및 드레인으로부터 금속 접촉부내로 실리콘의 확산을 못하게 함). 불행하게도, 고온 처리 다음, 즉, 실온에서, 상기 합금은 실리콘과 더불어 과포화되며, 그것은 실리콘(알루미늄으로 도프된) 증착을 유도한다. 그러한 침점은 차례로, 바람직하지 않은 높은 접촉 저항 즉, 약 10-5오옴 -cm2보다 높은 접촉저항을 표시하는 n+소스 및 드레인(통상 약 1019cm-3이상인 레벨로 도프된)에 금속 접촉부를 초래하여, 바람직하지 않은 높은 접촉 저항을 표시한다(대조적으로, p+소스 및 드레인의 접촉 저항은 단지 약 10-6오옴 -cm3이상이다).
알루미늄 스파이킹은 소스 및 드레인에서 알루미늄 및 실리콘의 상호 확산을 위해 장벽을 제공함으로써 높은 저항 접촉을 회피하는한 방지된다는 것이 제안되어 왔다. 또한, 제안되어온 것은 텅스텐(W)으로 된 장벽이다. 상기 제안에 대한 한가지 이유는 텅스텐은 두개의 저항 CVD(LPCVD) 기술을 이용하여, 다음 에칭에 필요함 없이 패턴화 증착 마스크 사용없이 소스 및 드레인 위에 선택적으로 증착시킬 수 있다고 공지된다. 제1기술에 의하면, 텅스텐 6가-플루오라이드(WF6)는 처리된 실리콘 기판위에 홀을 통해 인터레벨 유전체내에 형성된 후이지만 알루미늄이 홀을 통해 안으로 증착되기 전에 흘려진다. WF6은 인터레벨 유전체의 SiO2에 대해 비교적 활발하지 못하기 때문에, WF6은 우선적으로 전체 화학 반응에 의해 상기 영역 및 SiF4(반응 챔버로부터 배출된 가스)상에 W(고체)을 형성시키도록 노출된 소스 및 드레인 영역의 si와 더불어 반응한다.
SWF6+3Si→2W+3SiF4 (1)
상기 반응이 소스 및 드레인으로부터 실리콘의 제거(에칭)를 수반할지라도, 그것은 항상 상기 반응이 불합리하다고 믿어져 왔다. 게다가, 결과로 얻은 텅스텐 층은 통상 약 15나노미터(nm) 두께 이하라고 알려져 왔다. 그러므로, 그러한 층은 너무 얇아서 알루미늄과 실리콘사이의 효과적인 확산 장벽으로 사용할 수 없다.
선택적으로 텅스텐을 증착시키는 것에 대한 제2기술에 의하면, WF6및 H2둘다 처리된 실리콘 기판[약 1 토르(torr)에서 유지된 반응 챔버내의 모든 기체에 대한 전체 압력을 지닌]양단에 흘려진다. 처음에, WF6은 비교적 얇은 W층을 형성(보고되고 상술된 바와 같이)시키도록 노출된 소스 및 드레인의 Si와 더불어 반응한다. 그후, 제공된 증착 온도는 섭씨 약 600도 이거나, 보다 작지만, 섭씨 약 250도이거나, 보다 크며, 그것은 노출된 소스 및 드레인 영역을 커버하는 W로 믿지만, 인터레벨 유전체의 SiO2은 아니며, WF6및 H2사이의 화학 반응 촉매로 사용하는데, 그것은 전체의 화학 반응을 통해 부수적인 W(소스 및 드레인 상에 형성된)와 HF(반응 챔버로부터 배출된 가스)를 산출한다.
WF6+3H2→W+6HF (2)
제2기술은 효과적인 확산 장벽으로 작용하도록 충분히 두꺼운 텅스텐 층을 생성시키는 동안, (W-커버된) p+소스 및 드레인 영역에 알루미늄 접촉부는 바람직하지 dskgrp 높은 접촉 저항 즉, 약 10-5오옴 -cm2이상의높은 접촉 저항을 표시하는 약 1㎛의 깊이를 갖는다는 것이 보고되어 왔다(약1㎛의 깊이를 갖는 n+소스 및 드레인에 접촉 저항은 단지 약 10-6오옴 -cm2이상으로 보고되었다).
그리하여, 소자 제조 방법의 개발에 종사한 사람들은 이전의 기술과 관련된 문제를 회피하는 처리 또는 비처리된 기판위에 금속 함유 물질을 형성시키는 기술을 성공함이 없이 추구해왔다.
본 발명은 처리 및 비처리된 기판의전부 또는, 한 영역위에 금속 함유 물질을 형성시키기 위해 적어도 두개의 실재물로 반응 단계를 포함하는 소스 제조 방법을 수반한다. 많은 예에서, 상기 소정의 반응을 반응 실재물과 기판 물질 즉, 반도체 물질(비처리 및 처리된 기판에서 발견될), 금속(처리된 기판상에서 발견될), 또는 SiO2(처리된 기판상에서 발견될) 사이의 제2반응에 의해 수반된다. 중요하게, 제2반응은 미리 인지되지 않고 아주 바람직하지 않은 결과를 종종 유도한다. 예를 들어, WF6및 H2[식(2)에서 주어진 반응에 따름]반응때, 소스 및 드레인의 실리콘 표면상에 W을 형성시키도록, WF6은 실리콘[식(1)에서 주어진 반응에 따름]과의 반응이 필수적 이라는 사실이 공지되어, 부분적으로 소스와 드레인은 부식한다. 그러나, 상기 부식이 불합리한 이전의 관념에 대조하여, n+소스 및 드레인의 부식 정도는 통상 p+소스 및 드레인의 부식 정도보다 훨씬 크다는 것이 알려져왔다. 사실, 약 1㎛보다 작은 깊이를 갖는 n+소스 및 드레인은 종종 격심하게 부식되며, 때때로 거의 전부가 부식됨이 알려져왔다. 부가로, 약 1㎛보다 작은 깊이를 갖는 (W-커버된) p+와 n+소스 및 드레인으로의 알루미늄 접촉부의 접촉 저항은 약 1㎛보다큰 깊이를 갖는 (W-커버된) p+및 n+소스 및 드레인으로 앞서 보고된 것보다 훨씬 크다고 알려져왔다. 예를 들면, 약 1㎛보다 작은 깊이를 갖는(W-커버된) p+소스 및 드레인으로의 접촉 저항은 약 5×10-5오옴 -cm2보다 큼이 알려져 왔다. 부가로, 1㎛보다 작은 깊이를 갖는(W-처버된), n+소스 및 드레인으로의 접촉 저항은 약 10-5오옴 -cm2보다 크다는 점이 알려져왔다.
본 발명의 소자 제조 방법은 제2(바람직하지 않은) 반응과 관련된 불리한 결과의 정도를 상당히 감소시키거나 방지시키는 여러 기술을 수반한하는 점에서 이전 방법과 구별된다. 즉, 기술을 적어도 두개의 반응 실재물 사이의(소정의) 반응 비율의 실제적 감소를 유발시킴 없고, 적어도 두개의 반응 실재물중 하나(또는, 그이상)와 기판 물질사이의(바람직하지 않은) 반응 비율로 감소시키도록 개발되어 왔다. 예를 들어, W을 형성시키도록 H2와 더불어 WF6반응때, WF6와 Si사이의 반응 비율(바람직하지 않은 반응과 관련된)이 WF6와 H2사이의 반응 비율을 예를 들어, 바람직하지 않은 반응의 제품중 하나의 농도을 증가, 즉, SiF4(정상적으로 발생한 것 위)의 농도을 증가시킴으로써 심하게 감소함 없이 감소된다. 상기 기술(및 다른 기술) 덕에, n+와 p+소스 및 드레인의 부식은 실제로 감소되고, 감소는 특히, 약 1㎛보다 작은 깊이를 지닌 n+소스 및 드레인을 갖는 소스에서 중요하다. 더우기, 아주 예기치못하게, n+와 p+소스 및 드레인으로 접촉 저항 또한, 약 10-6오옴 -cm2이하로 실제 감소된다.
본 발명은 반도체 소자, 예를 들어, 불연속 반도체 소자, 집적 회로 소자 및 자기 버블 소자를 제조하기 위한 방법을 포함하고, 한 영역, 또는 여러 영역, 혹은, 처리되거나, 처리 않된 기판 상에 금속-함유 물질을 형성시키는 단계를 포함한다. 본 발명은 그 방법으로부터 얻은 소자를 포함한다.
금속 함유 물질의 성형은 본 발명에 따라 금속 함유물질내에 함유된 형태의 금속을 포함하는 실재물중 적어도 하나, 적어도 두 반응 실재물(기판 물질과 다른)을 반응시킨으로써 성취된다. 기술된 바와 같이, 많은 경우에서 적어도 두 반응 실재물 사이의 반응은 반응 실재물과 기판 물질의 하나(또는, 그 이상) 사이에 제2반응(또는, 연쇄 반응)에 의해 성취된다. 기술된 바와 같이, 상기 제2반응은 종종 이전의 인지되지 않고 아주 바람직하지 않은 결과를 발생시킨다. 바람직하지 않은 결과를 피하거나 상당히 정도를 감소시키기 위해, 본 발명의 소스 제조 방법에 따르면, 여러 기술중 하나(또는, 그 이상)가 제2바람직하지 않은 반응과 관련된 반응 비율을 감소시키는데 사용된다. 중요하게 상기 기술은 두 반응 실재물 사이의 반응 비율이 실제로 감소되지 않도록 선택된다(본 발명의 목적을 위해, 그러한 실제 감소는 약 분당 0.1nm보다 큰 금속 함유물질 형성에 대해 제공된 비율이 회피된다).
상기 언급된 기술중 포함된 것은 종래에 사용된 것과 다른 전체 압력(반응 챔버내 가스의 전체 압력) 사용 또는, 종래 사용된 것과 다른 반응 온도를 사용하고, 원치 않은 반응에 의해 생성된 하나 이상의 제품을 농도 증가, 변화(일반적으로 발생한 것으로부터)를 수반하는 것이다. 어떤 특정한 상황에서 사용될 기술(또는, 일부 기술)은 보통 제어 샘플 사용을 통해 결정되어야 한다.
예를 들어, 상기된 바와 같이, MOSFET 소스 및 드레인의 실리콘 표면상에 W을 형성시키도록 H2와 더불어 WF6반응시, WF6은 소스 및 드레인 부식에 실리콘과 더불어 필요 불가결하게 반응하며, n+소스 및 드레인의 부식 정도는 p+소스 및 드레인의 부식 정도보다 훌씬 크다. 사실, 상기 주목된 바와 같이, 약 1㎛보다 작은 깊이를 갖는 n+소스 및 드레인은 심하게 부식되며, 종종 거의 전부 부식된다. 본 발명의 목적을 위해, 소스 또는, 도레인의 깊이는 소스 또는 드레인내의 도펀트 농도은 기판 주위내에 도펀트 농도와 같은 데서 최저 포인트로 본래 기판 표면에 인접한 최소-스퀘어-피트 평면으로부터 수직으로 연장한 길이가 규정된다. 상기 포인트는 예를 들어, SIMS 분석에 의해 또는, 종래의 접합 스테이닝(staining) 기술에 의해 결정된다. 상기 스테이닝 기술에 대하여는 이를 테면, 더블유·이·베들 등(죤 윌리 및 손스, 뉴욕, 1985년, 섹션 5 내지 9)에 의해 편집된 실리콘 집적 회로 기술용 퀵 참조 매뉴얼에서 알 수 있다.
주목된 바와 같이, WF6와 Si사이의 바람직하지 않은 반응에 대한 반응 비율은 쉽게 감소됨이 알려져서, n+소스 및 드레인의 과도한 에칭은 예를 들어, 바람직하지 않은 반응의 제품중 하나의 농도(정상적으로 발생하는 것 이상) 증가 즉, SiF4의 농도 증가에 의해 감소된다. SiF4의 농도 증가가 많으면 많을수록, 소정의 효과도 많다. 어쨌든, SiF4의 농도 증가 또한, WF6와 H2사이의 반응 비율을 감소시키려는 경향이 있다. 그리하여, 본 발명에 따르면, WF6와 H2은 반응 챔버내로 각각 예를 10sccm(분당 표준 큐빅 센터미터)와 2000sccm의 흐름 비율로 흐르며, SiF4은 반응 챔버내로 약 1sccm에서 약 100sccm 흐름 비율 범위로 흐른다. 약 1sccm보다 작은 SiF4의 흐름 비율은 WF6과 Si사이의 반응 비율에서 바람직하지 않게 작은 감소를 이끌어내기 때문에 바람직하지 않다. 약 100sccm보다 큰 SiF4의 흐름 비율은 WF6와 H2사이의 반응 비율에서 실제적 감소를 이끌어내기 때문에 바람직하지 않다.
133Pa(1토르)의 종래 레벨위의 반응 캠버내에서의 전체 압력 증가 또는, WF v 와 Si사이의 반응 비율을 감소시킨다. 부가로, 종래 온도 범위 바깥 즉, 약 섭씨 600도 보다 큰 온도와 약 섭씨 250도 보다 작은 반응 온도 사용은 W형상의 선택에서의 감소를 발생시키는 약 섭씨 600도 보다 큰 온도 일지라도 바람직한 효과를 갖는다.
상술된 기술은 W형성에서 유용할 뿐아니라 다양한 폭의 금속 함유 물질 형성에도 유용하다. 예를 들어, 몰리브데늄, 탄탈륨, 티타늄 및 레늄과 같은 금속 및 그들의 대응하는 실리사이드는 H2(금속을 형성하기 위해) 또는 SiH4(금속을 형성하기 위해)와 같은 작용물 감소와 더불어 상기 금속 이를 테면, MoF6·TaCl5·TiCl4및 ReF6의 플루오르화물 또는, 염화물 반응에 의해 쉽게 형성된다. 앞에서와 같이, 금속 플루오르화물 또는, 염화물은 상술된 바람직하지 않은 결과를 발생시키는 실리콘과 더불어 반응하려는 경향이 있다. 어쨌든, 상기 바람직하지 않은 반응과 관련된 반응 비율은 상술된 기술을 사용하여 쉽게 감소된다.
본 발명을 보다 완전히 이해시키려고 교육학 도움이 있을때, MOS IC를 제조하도록 본 발명의 소스 제조 방법의 응용은 n-채널 MOSFET, 즉 이하 기술된 n-채널 MOS IC 또는, CMOS IC를 포함한다. 중요하게, n-채널 MOSFET은 약 1㎛보다 작은 깊이를 갖는 n+소스 및 드레인을 포함한다. 더우기, 상기 MOSFET은 확산 장벽 즉, 알루미늄 및 실리콘의 상호 확산을 방지 또는, 감소시키도록 소스 및 드레인에 텅스텐 확산 장벽을 포함하여 소스 및 드레인을 통해 연장한 것으로부터 알루미늄 스파이크를 방지한다.
제1도 내지 제7도를 참조하고, 본 발명에 따르면, n-채널 MOSFET를 포함하는 MOS IC는 도프된 반도체 물질(20)의 층의 표면상에 비교적 얇은 GOX(30)와 비교적 두꺼운 FOX(40)를 형성함으로써 제조된다. 상기 층(20)은 반도체 물질의 기판(10)의 표면 액티브 층을 구성한다. MOS IC가 n-채널 및 p-채널 MOSFET 모두를 포함하면, 기판(10)은 필수적으로 p-형 및 n-형 벌크 영역을 포함한다. 이하에서, n-채널 MOSFET은 예를 들어, 1016-cm3의 도핑 레벨을 갖는 p-형 벌크영역에서 제조되었다고 가정한다.
비교적 두꺼운 FOX(40)는, MOSFET가 형성될 층(20)의 표면 상에 GOX-커버된 GASAD(게이트-앤드-소스-앤드-드레인) 영역(50)을 분리시킨다. 예를 들어, 액티브층(20)이 실리콘으로 되어있다면, GOX(30) 및 FOX(40)는 통상 각각 비교적 얇고, 두꺼운 SiO2층이된다. FOX(40)는 예를 들어, 층(20)의 표면을 열로 산화시킴으로써 형성된다. 층(20)의 표면상에 GASAD영역(50)을 노출시키도록 FOX에서 윈도우를 개방(종래 기술에 의해)한 후에, GOX(30)는 예를 들어, 층(20)의 표면을 다시 열로 산화시킨으로써 형성된다. 예를 들어, VLSI(고밀도 집적회로) MOS IC인 경우에, SiO2GOX(30)의 두께는 약 15nm에서 100nm까지의 범위에 있는데, 약 20nm의 두께가 바람직하다. 15nm보다 작은 GOX(30)의 두께는 그와 같은 얇은 층이 절연 브레이크다운(breakdown)에 쉽게 영향을 받기 때문에 바람직하지 않다. 반면에, 약 100nm보다 큰 두께는 그 소자 동작이 바람직하지 않은 고전압의 인가가 필요하기 때문에 바람직하지 않다.
MOS IC의 SiO2FOX(40)의 두께는 약 200nm에서 약 800nm의 번위에 있는데, 양호하게는 400nm이다. 약 200nm보다 작은 두께는 런너(runner)에 인가되는 전압이 밑에 놓인 반도체 물질을 변환시킬 수도 있기 때문에 바람직하지 않다. 반면에, 약 800nm이상의 두께는 그렇게 두꺼운 두께층이 알루미늄과 같은 금속의 공형 증착을 연속으로 얻기 어렵기 때문에 바람직하지 않다.
GOX(30)와 FOX(40)가 형성된 후, 게이트 물질층 즉, 폴리실리콘 층은 GOX뿐아니라 FOX로 증착되고나서, 게이트(60)를 형성시키도록 패턴화(종래 기술에 의해)된다. 증착된 게이트 물질 두께와 게이트의 두께는 약 200nm에서 약 800nm의 범위에 있고, 약 600nm의 두께가 바람직하다. 약 200nm보다 작은 두께는 그러한 얇은 층이 바람직하지 않은 높은 판저항을 가지고 인터레벨 유전체를 통하여 홀에 의한 에칭동안 과도하게 부식될 수 있기 때문에 바람직하지 않다. 약 800nm이상의 두께는 그러한 두꺼운층을 에칭할때 실제적으로 수직, 게이트 측벽을 얻기가 어렵기 때문에 바람직하지 않다.
증착 마스크로서 게이트(60)를 사용하는 동안, 도펀트[MOSFET의 소스 및 드레인을 형성시키도록 액티브 층(20)내로 실제 확산된 도펀트]는 게이트의 반대 측면상의 액티브층(20)내로 주입된다. n-채널 MOSFET의 경우에서, 액티브층(20)이 예를 들어, (P-형) 실리콘으로 구성되면, 유용한 도펀트(n+소스 및 드레인을 형성시키기 위한 도펀트)는 예를 들어, 인, 비소 및 안티몬을 포함한다. 게다가, 상기 도펀트의 투사 에너지는 범위가 약 10keV에서 300keV이며, 양호하게는 약 100keV이다. 10keV보다 작은 에너지는 결과로 얻은 접합부가 바람직하지 않게 얕게 되기 때문에 바람직하지 않다. 약 300keV보다 큰 에너지는 결과로 얻은 접합부가 바람직하지 않게 깊게, 즉, 확산이후에 1㎛보다 큰 깊이로 확장되기 때문에 바람직하지 않다.
또한, MOS IC는 P-채널 MOSFET를 포함하는데, 즉, MOS IC가 CMOS IC일때, 기판(10)은 약 1016cm-3의 통상 도핑 레벨을 갖는 n-형 벌크 영역(여기서, P-채널 MOSFET가 형성됨)을 포함한다. 부가로, P-채널 MOSFET의 소스 및 드레인을 형성하기 위해, 예를 들어, n-형 실리콘인, n-형 벌크 영역의 액티브층으로 주입되는데 유용한 P-형 도펀트는 붕소, 알루미늄 및 갈륨을 포함한다. 그들 도펀트의 투사 에너지는 보통 상기 주어진 것과 같다.
인터레벨 유전체(70)는 FOX(40), 게이트(60)뿐아니라 GASAD영역(50)의 주입된 부분으로 증착된다. 인터레벨 유전체(70)는 종래 CVD기술을 사용하여 쉽게 증착된 물질, 예를 들어, SiO2-P2O5또는, SiO2-P2O5-B2O3를 포함한다. 인터레벨 유전체(70)의 두께는 약 1/2㎛에서 약 2㎛범위의 두께이며, 양호하게는 약 1㎛이다. 약 1/2㎛보다 작은 두께는 그렇게 얇은 층이 비교적 약한 절연체이기 때문에 바람직하지 않다. 약 2㎛보다 큰 두께는 그렇게 두꺼운 층이 연속 금속화동안 적용 범위가 비교적 만족스럽지 못한 단계를 초래하기 때문에 바람직하지 않다.
증착된 인터레벨 유전체(70)의 상부 표면은 통상 비평면(일반적으로, 연속 처리 동안 바람직하지 않음)이다. 인터레벨 유전체(70)를 흐르게 유도하도록 뿐아니라, 소스(80) 및 드레인(90)을 형성하도록 액티브층(20)내로 주입된 도펀트를 구동시키도록 표면 평면화를 이루며, 기판은 약 1시간에서 2시간의 대응시간 주기 범위에 걸쳐 약 섭씨 850도에서 약 섭씨 1100도의 온도 범위에서 가열된다. 약 섭씨 850도 미만의 온도로, 약 1시간 미만 가열은 바람직하지 않게 작은 유리 흐름양을 생성시키기 때문에 바람직하지 않다. 또한, 약 섭씨 1100도 이상의 온도로, 약 2시간 이상 가열은 바람직하지 않은 깊이 접합을 생성시키기 때문에 바람직하지 않다.
소스 및 드레인 형성후, 인터레벨 유전체는 홀(100, 110 및 120)을 통해 각각 소스, 드레인 및 게이트)로 개방하도록 패턴화(종래 기술 사용)된다. 소스, 드레인 및 게이트로의 전기 접촉부(연속으로 형성될)가 알루미늄을 포함하고, 기판(10)이 실리콘으로 된 것이며, 알루미늄 및 실리콘의 상호 확산에 대한 장벽(130, 140)은 각각의 소스 및 드레인에 걸쳐 형성된다. 동시에, 층(150)은 게이트(60)에 걸쳐 형성된다. 확산 장벽은 예를 들어, 텅스텐의 영역을 포함한다. 대안으로, 그 장벽은 티타늄, 탄탈늄, 몰리브데늄 또는, 레늄의 영역을 포함한다. 약 30nm에서 약 150nm까지의 범위의 확산 장벽 두께를 갖는데, 양호하게는 약 100nm이다. 약 30nm보다 작은 두께는 그렇게 얇은 영역이 비교적 바람직하지 못한 확산 장벽이기 때문에 바람직하지 않다. 150nm보다 큰 두께는 예를 들어, 텅스텐 형성에서 선택성 상실을 초래하기 때문에 바람직하지 않다.
확산 장벽(130 및 140)이 텅스텐으로 되어 있으면, 텅스텐의 유용한 두께는 WF6와 H2의 반응으로 소스 및 드레인상에 선택적으로 쉽게 형성된다. 더우기, n+소스 및 드레인의 과도한 에칭을 감소시키기 위해, 과도한 SiF4가 인입되기도 한다. WF6의 흐름 비율은 약 1sccm에서 약 30sccm범위이며, 양호하게는 약 10sccm이다. 약 4sccm보다 작은 흐름 비율은 텅스텐 형성의 바람직하지 않은 낮은 비율을 초래하기 때문에 바람직하지 않다. 약 30sccm보다 큰 흐름 비율은 텅스텐 형성에 사용된 장치의 과도한 부식(corrosion)이 생기기 때문에 바람직하지 않다.
H2의 흐름 비율은 약 100sccm에서 약 5000sccm의 범위이며, 양호하게는 약 2000sccm이다. 약 100sccm보다 작은 흐름 비율은 과도한 실리콘 부식(erosion)을 유도하기 때문에 바람직하지 않다. 약 5000sccm보다 큰 흐름 비율은 바람직하지 않게 높은 전체 압력을 유도하기 때문에 바람직하지 않다.
SiF4의 흐름 비율은 약 1sccm에서 약 100sccm의 범위이며, 양호하게는 약 20sccm이다. 약 1sccm보다 작고, 약 100sccm보다 큰 흐름 비율은 상기 주어진 이유때문에 바람직하지 않다.
선택적인 성형 절차에서 수반된 가스의 전체 압력은 약 13pa(100밀리토르)에서 약 267pa(2토르) 범위에 있는데, 양호하게는 약 133pa(1토르)이다. 부가로, 반응 온도는 약 섭씨 250도에서 약 섭씨 600도 범위이며, 양호하게는 약 섭씨 300도 혹은, 약 섭씨 550도이다. 약 13pa(100밀리토르)보다 작은 전체 압력과, 약 섭시 250도 보다 작은 반응 온도는 비교적 낮은 텅스텐 성형 비율을 초래하기 때문에 바람직하지 않다. 약 267pa(2토르)보다 큰 전체 압력은 소스 및 드레인의 표면상에 핵형성보다는 텅스텐의 가스-위상 핵형성을 유도할 수 있기 때문에 바람직하지 않다. 약 섭씨 600도 보다 큰 반응 온도는 텅스텐 성형에서 선택성 상실을 초래하기 때문에 바람직하지 않다.
확산 장벽(130 및 140) 형성후, 금속(160)층, 즉, 알루미늄 층은 소스, 드레인 및 게이트를 유도하는 홀을 통해 안으로 뿐아니라 인터레벨 유전체(70)상으로 증착된다. 층(160)의 두께는 약 1/2㎛에서 약 2㎛ 범위이다. 약 1/2㎛보다 작은 두께는 바람직하지 않게 높은 판저항을 유도하기 때문에 바람직하지 않다. 약 2㎛보다 큰 두께는 그러한 두꺼운 층의 패턴화 동안 실제적으로 수직 측벽을 얻는데 어렵기 때문에 바람직하지 않다. 증착 다음에, 금속층(160)은 패턴화(도시되지 않음)되는데, 즉, 금속 접촉 패드내에 종결하는 상호 접속 금속 러너를 형성시키도록 선택적으로 반응 이온 에치된다. 그 결과의 기판은 예를 들어, 반응 이온 에칭동안 입은 방사 파손을 제거시키기 위해 약 1시간 동안 섭씨 450도에 온도로 어닐 처리된다.
최종적으로, 종래의 기법인 프라즈마-증가 CVD법에 의해 습기 및 기계적 파손에 대한 장벽을 형성하도록 실리콘 질화물 층을 IC에 증착시키는 전형적에 단계를 포함하는 일련의 종래 단계에 의해 MOS IC가 완성된다.
상술된 MOS IC은 확산 장벽의 형성이 실제 부식이 없는 n+소스 및 드레인에서 얻어지는 이전의 IC와 구별 가능하다(본 발명의 목적을 위해, 실제로 부식이 없는 소스 또는, 드레인이 약 30nm보다 크거나, 같은 소스 또는, 드레인과 확산 장벽사이의 인터페이스의 최저 포인트로 본래 기판 표면에 인접한 최소-스퀘어-피트 평면(a least-squares-fit planer)으로부터 수직 연장한 길이가 제공된다). 부가로 전혀 예기치 않게, n-채널 MOSFET의 소스 및 드레인을 포함하는 IC의 소스 및 드레인 전부에로의 금속 접촉부는 약 10-6오옴 -cm2보다 작으며, 통상, 약 5×10-7오옴 -cm2보다 작은 접촉 저항을 표시한다. 중요하게, 상기 예기치 낮은 접촉 저항은 열적으로 안정한데 즉, 실제로 상술된 바와 같은 종래의 어닐처리 절차에 의해 영향을 미치지 않는다.
결국, 결과로 얻은 접촉 저항은 열적으로 안정하고, 먼저 얻을 수 있었던 것보다 상당히 낮다(본 발명의 목적을 위해, 소스 또는 드레인에 대한 접촉 저항은 소스 또는 프레인 상부 표면의 영역과 소스 또는, 드레인에 대한 접촉 저항(Rc)의 곱이다. 전자는 소스 또는, 드레인을 포함하는 소자 기판의 영역 양단의 전류-전압(I-V)곡선을 먼저 측정함으로써 쉽게 결정된다. 상부 표면의 영영(A)이 소스 또는, 드레인의 깊이(d)는 주사 전자 현미경, 전송 전자 현미경, 또는 2차 이온 매스 분광학과 같은 종래 기술을 사용하여 측정된다. 측정된 값(A 및 d)을 토대로, 소스 또는, 드레인에 대한 이상적인 I-V곡선을 알려진 바와 같이 예로, 에스·엠·스즈·반도체 소자 물리학(죤 윌리 및 슨스·뉴욕), 재판 304페이지에서 계산된다. 통상, 측정된 I-V곡선은 일정한 양에 의해 이론적인 I-V곡선과 대치될 것이다. 중요하게, Rc은 상기 대치와 관련되는데, 즉, Rc=ΔV/I이며, 여기서, ΔV은 전류 I에 대응하는 두 I-V곡선 사이의 전압값에서의 차를 표시한다. 대안으로, Rc는 소스/드레인 전류에 대해 인가된 전압의 편차(dV/dI)의 대응값을 측정하고, 소스 또는, 드레인 양단의 증가하는 순바이어스 전압을 인가시킴으로써 쉽게 측정된다. 접촉 저항은 포화, 즉, dV/dI가 증가하는 순바이어스와 더불어 변화를 정지할때, dV/dI값과 같다.
본 발명에 필수적은 아니지만, 상기 MOS IC는 상술된 바와 같은 확산 장벽 형성 이전에 소스 및 드레인 상에서 금속 실리사이드 즉, 코발트 실리사이드, 티타늄 실리사이드, 플라티늄 실리사이드, 탄탈륨 실리사이드, 또는 몰리브데늄 실리사이드의 영역을 포함하도록 양호하게 제조된다. 금속 실리사이드 영역은 장점이 있는데, 그들은 MOS IC의 소스 및 드레인에 열적으로 안정한 접촉 저항을 초래하기 때문이며, n-채널 MOSFET의 소스 및 드레인을 포함하며, 그것은 상술된 것 즉 약 10-6오옴 -cm2보다 낮고, 약 10-7오옴-cm2보다 낮다. 금속 실리사이드의 유용한 두께는 약 30nm에서 약 100nm의 범위이다. 약 30nm보다 작은 두께는 그렇게 얇은 층은 종종증가된 접촉 저항에서 초래한 기판으로 관통하는 것으로부터 위에 놓인 금속을 막을 수 있기 때문에 바람직하지 않다. 약 100nm보다 큰 두께는 그렇게 두꺼운 층이 실리사이드 형성동안 기판 금속의 바람직하지 않게 큰양의 소비를 요구하기 때문에 바람직하지 않다.
양호하게, 금속 실리사이드 영역은 증착, 즉, rf-스퍼터링, 대응하는 순수한 금속을 홀을 통해 인터레벨 유전체에서 안으로, 그리고 예를 들어, 아르곤의 불활성 기체에서 신터링(그리하여, 소스 및 드레인의 실리콘과 더불어 금속을 반응)함으로써 형성된다. 증착된 금속의 유용한 두께는 약 15nm에서 약 50nm의 범위이다. 약 15nm보다 작고, 약 50nm보다 큰 두께는 산출(yield) 금속 실리사이드 두께가 위에 주어진 범위 바깥이기 때문에 바람직하지 않다. 유용한 신터링 온도와, 대응하는 신터링 시간은 약 섭씨 300도 및 약 1시간에서 약 섭씨 100도 및 약 1시간까지의 범위이다. 약 섭씨 300도 보다 작은 신터링 온도와 약 1시간 보다 작은 신터링 시간은 그 산출이 금속과 실리콘 사이의 반응에 불충분하기 때문에 바람직하지 않다. 약 섭씨 1000도 보다 큰 신터링 온도와, 약 1시간 보다 큰 신터링 시간은 금속 실리사이드내의 금속과 두 실리콘 및 실리콘 이산화물 사이의 바람직하지 않은 반응을 유도하기 때문에 바람직하지 않다.
금속 실리사이드 영역을 형성하도록 상술된 신터링절차의 사용은 소스 및 드레인의 일부 부식을 발생시킨다. 어쨌든, 상기 부식은 통상 소스 및 드레인의 실리콘과 WF6사이의 바람직하지 않은 반응에 의해 생성된 부식에 비해 상당히 작다.
중요하게, 금속 실리사이드 영역은 대개 다공성이어서, WF6와 같은 반응 실재물과의 반응을 허용하여, 소스 및 드레인의 실리콘을 부식한다. 더우기, WF6은 금속 실리사이드의 실리콘과 반응하여 여과하려는 경향이 있다. 그 결과, 상술된 본 발명의 기술은 금속 실리사이드의 부식을 방지시키고, 부식이 없는 소스 및 드레인을 얻기 위한 것이다(본 발명의 목적을 위해, 확산 장벽-및-금속 실리사이드-커버된 소스 또는, 드레인은 실제로 약 30nm보다 큰 소스 또는, 드레인과 금속 실리사이드 사이의 인터페이스 최저 포인트로 특정한 영상 평면으로부터 수직 연장한 길이가 제공되어 부식하지 않는다. 상기 영상 평면은 본래 기판 표면에 인접한 최소-스퀘어-피트 평면과 병렬이고, 아래(기판내)위치된다. 부가로, 두 평면 사이에 수직 연장길이는 금속 실리사이드 형성에 소비된 균일한 실리콘 층에 대응한 두께와 같다. 상기 두께는 금속 실리사이드내의 금속 양으로부터 쉽게 추론할 수 있고, 그것은 예로, 종래의 리더퍼드 후방 산란 기술을 사용하여 쉽게 결정된다. 금속 실리사이드 형성에 사용된 실리콘의 소스가 소스 또는 드레인이 아니라면, 영상 평면은 바로 본래 기판 표면에 인접한 최소-스퀘어-피트 평면이다).
본 발명은 첨부한 도면을 참조로 기술된다.
제1도 내지 제7도는 본 발명의 반도체 소자 제조 방법의 한 실시예에 포함된 여러 단계를 도시한 단면.
제8도 내지 제10도는 종래의 제조 방법과 본 발명의 소자 제조 방법을 사용하여 얻어진 소자 접촉 저항을 도시한 도면.
실리콘 웨이퍼, 반도전형의 두 그룹은 이하 기술된 바와 같이 처리되었다. 여기서 그룹(Ⅰ)으로 표시된 제1그룹은 저항 20 내지 100오옴 -cm을 나타내는 25P-형 웨이퍼가 포함된다. 여기서, 그룹(Ⅱ)으로 표시된 제2그룹은 저항 10 내지 20오옴-cm을 나타내는 25m-형 웨이퍼가 포함된다.
처음에, 약 10nm두께를 갖는 실리콘 이산화물 층은 각 웨이퍼상에서 열적으로 성장되었다. CMOS소자에 사용된 P-터브(tub) 및 n-터브를 시뮬레이트(simulate)하기 위해, 비교적 많이 포드된 P-형 벌크 영역은 그룹(Ⅰ) 웨이퍼에 형성되고, 비교적 많이 도프된 n-형 펄크 영역은 그룹(Ⅱ)웨이퍼에 형성되었다. 이것은 붕소 이온(30keV, 4×1012cm-2)을 그룹(Ⅰ) 웨이퍼내에, 인 이온(100keV, 2×1012cm-2)을 그룹(Ⅱ) 웨이퍼내에 주입시키고, 2시간동안 섭씨 1100도로 웨이퍼를 가열하여 웨이퍼내에 상기 이온을 확산시킴으로써 이루어졌다.
약 20nm두께를 갖는 실리콘 질화물층은 종래의 LPCVD기술을 사용하여 그룹(Ⅰ) 및 그룹(Ⅱ) 각각의 위에 증착되었다. 각 웨이퍼상의 실리콘 질화물 층은 CHF3및 O2기체에서 선택적으로 반응 이온이 에치되었다. 약 600nm두께를 갖는 필드 산화물(FOX)은 그 결과에 따라 열적으로 성장되었고, 각 웨이퍼의 표면 영역이 노출되었다. 실리콘 질화물 제거후, 약 25nm 두께를 갖는 게이트 산화물(GOX)은 각 웨이퍼에서, 실리콘 질화물에 의해 미리 덮힌 표면 영역상에 열적으로 성장되었다.
효과적으로, 웨이퍼내의 소스 및 드레인 영역을 형성원리를 위해, 그룹(Ⅰ) 웨이퍼는 100keV비소(n-형도펀트) 주입이 다양한 조사 범위 8×1014cm2에서 1×106cm-2의 범위로 수용되며, 비소는 FOX-커버된 영역을 제외하고, GOX-커버된 영역은 관통한다. 마찬가지로, 그룹(Ⅱ) 웨이퍼는 50keV 붕소-디플루오화물(P-형 도펀트)이 수용되고, 다양한 도즈(dose)로 8×1014cm-2에서 1×106cm-2의 범위로 수용된다.
도프되지 않은 200nm 실리콘 이산화물층으로 구성하는 인터레벨 유전체는 종래의 LPCVD기술을 사용하여 각 웨이퍼상으로 증착되었다(인터레벨 유전체는 인, m-형 도펀트를 지닌 P+영역 포함을 회피하도로 도프되지 않았다). 인터레벨 유전체는 30분동안 섭씨 900도로 웨이퍼를 가열함으로써 강화되었다. 부가로, 그들의 상부 표면을 평면화하려고 인터레벨 유전체가 흘렀고, 비소 및 인 주입이 활성화되어 60분 동안 섭씨 950도로 아르곤 기체에서 웨이퍼를 가열함으로써 소스/드레인 영역으로부터 웨이퍼내로 확산된다.
그 인터레벨 유전체는 홀을 통해 소스/드레인 영역을 형성하도록 버퍼된 HF을 이용하여 선택적으로 습식(Wet) 에치되었다(반응 이온 에칭은 그러한 에칭으로 인한 실리콘 부식을 못하도록 특별하게 회피된다). 홀을 통해 1.25㎛-긴 측면(비등방성, 반응 이온 에칭을 사용하여 성취된 것과 같음)를 지닌 스퀘어로 되려는 경향이 있을지라도, HF에 의해 생성된 비등방성 에칭은 2.2㎛의 측부를 갖는 스퀘어로 홀을 통해 넓혀지려는 경향이 있다.
처리된 웨이퍼는 세개의 카테고리[카테고리(Ⅰ), Ⅱ 및 Ⅲ로 분리되었다. 카테고리(Ⅰ 및 Ⅱ)는 각각 다양한 붕소-디플루오르화물 주입 레벨의 각각을 갖는 n-형(그룹 Ⅱ) 웨이퍼와 다양한 비소 주입 레벨의 각각을 갖는 p-형(그룹 Ⅰ) 웨이퍼가 포함된다. 카테고리 Ⅱ는 p-형 웨이퍼와 n-형 웨이퍼가 포함된다.
텅스텐 층은 두 단계 처리를 사용하여 카테고리(Ⅰ)의 소스/드레인 영역위에 선택적으로 증착되었다. 즉, 약 15nm의 두께를 갖는 텅스텐 필름은 처음에 섭씨 290도의 온도로 약 1분동안 웨이퍼 양단에 WF6을 흘림으로써 카테고리(Ⅰ)위에 선택적으로 증착[식(1)에서 주어진 반응에 의해]된다. 증착 챔버내의 전체 압력은 400pa(3토르)였으며, WF6의 부분적인 압력은 0.67pa(5밀리토르)이고, 아르곤의 부분적인 압력은 전체 압력의 나머지를 구성한다. 약 50nm 두께를 갖는 텅스텐의 부수적 층은 약 15분동안 섭씨 290도의 온도로 웨이퍼 양단에 WF6및 H2을 흐름으로써 선택적으로 증착[식(2)에서 주어진 반응에 의해]된다. 증착 챔버내의 전체 압력은 186.7pa(1.4토르)였으며, WF6의 부분적인 압력은 1.3pa(10밀리토르)이며, H2의 부분적인 압력은 전체 압력의 나머지에 대해 계산한다.
약 50nm두께를 갖는 텅스텐 층은 섭씨 290도의 온도로 약 15분동안 웨이퍼 양단에 WF6, H2및 SiF4을 흘림으로써, 카테고리(Ⅱ)의 소스/드레인 영역위에 선택적으로 증착되었다. 증착 챔버내의 전체 압력은 189.3pa(1.42토르)였고, WF6의 부분적인 압력은 1.3pa(10밀리토르)이며, SiF4의 부분적인 압력은 6.7pa(20밀리토르)이고, H2의 부분적인 압력은 전체 압력의 나머지를 구성한다.
카테고리(Ⅲ) 웨이퍼의 처리는 텅스텐 형성 이전에 소스/드레인 영역상에 플라티늄 실리사이드의 층이 형성된 점만 카테고리(Ⅱ) 웨이퍼의 처리와 다르다. 즉, 카테고리(Ⅲ) 웨이퍼는 처음에 HNO3/H2SO4용액으로 세척된다. 그리고 나서, 20nm두께의 플라티늄 층은 웨이퍼의 상부 표면위에 스퍼터 증착되며, 웨이퍼는 90퍼센트(볼륨에 의한)아르곤과, 10퍼센트 산소가 포함된 가스질의 기체에서 15분동안 신터처리된다. 그 결과, 약 40nm두께를 갖는 플라티늄 실리사이드 층은 소스 및 드레인의 노출된 상부 표면상에 선택적으로 형성된다. 남아있는 비반응된 플라티늄은 왕수(aqua regia)를 사용하여 제거되었다. 100 : 1HF용액은 텅스텐 형성전에 상기 웨이퍼를 세척하는데 사용된다.
선택적인 텅스텐 증착 절차에 따르면, 카테고리(Ⅰ, Ⅱ 및 Ⅲ)내의 모든 웨이퍼는 금속화되었는데, 즉, A1-1/2퍼센트 구리의 1㎛두께막이 각 웨이퍼상에 스퍼터되었다. 인터레벨 유전체상의 알루미늄은 선택적으로 반응 이온 에치될때 BCl3/Cl2기체에서 접촉 패드내에 종단하는 러너를 형성하기 위한 것이다.
모든 웨이퍼의 소스 및 드레인 영역으로의 접촉 저항은 종래의 켈빈 기술(이를 테면, 1985년 알·에이·레비의 전자 화학 소사이어티 지 132권 159페이지 “CMOS소자에 대한 인-소스 알루니늄-0.5퍼센트 구리 금속화”참조)을 사용하여, 소스/드레인 표면 도핑 농도(ND)의 함수로서 측정되었다. 이러한 접촉 저항의 열적 안정도를 검사하기 위해, 웨이퍼는 45분 동안 섭씨 330도로 신터되고 다음에 섭씨 450도로 45분 동안 신터되며, 접촉 저항은 각각의 신터링 절차후 측정되었다.
ND의 함수로서 측정된 접촉 저항은 제8도 내지 제10도에 도해된다. 카테고리(Ⅰ) 웨이퍼와 더불어 이룩된 결과를 도시하는 제8도 내지 제9도로부터 명백한 바와 같이, P+소스/드레인 영역으로의 접촉 저항은 등가 표면 도핑 농도에서 n+영역보다 크다. 덧붙이면, n+및 p+영역으로의 접촉 저항은 열적으로 불안정한데, 즉, 신터링 절차후 상당히 증가된다.
제10도는 카테고리(Ⅱ)와 카테고리(Ⅲ) 웨이퍼로 이룩된 결과를 도시한다. 명백한 바와 같이, 카테고리(Ⅱ) 웨이퍼내 p+영역으로의 접촉 저항은 n+영역으로의 접촉 저항보다 같거나 작으며, 둘다 접촉 저항의 세트는 열적으로 안정했다. 부가로, 카테고리(Ⅲ) 웨이퍼는 n+및 p+영역으로의 상당히 감소되고 열적으로 안정한 접촉 저항이 나타난다.
주사 전사, 전송 전자, 마이크로 그래프는 카테고리(Ⅰ, Ⅱ 및 Ⅲ) 웨이퍼로부터 취해진 샘플로 이루어진다. 상기 마이크로 그래프는 카테고리(Ⅱ 및 Ⅲ) 웨이퍼내의 소스 및 드레인 영역이 카테고리(Ⅰ) 웨이퍼내의 대응하는 영역보다 적은 수직 및 측면 부식이 제공됨을 나타낸다.

Claims (2)

  1. 반도체 소자 제조 방법으로, n-형 전도체(20)의 실리콘을 포함하는 기판(10)의 한 영역 상에 원소의 텅스텐(130, 140)을 포함하는 물질을 형성하는 단계를 포함하는데, 그 형성 단계는, 전체 압력이 되는 환경(atmosphere)과 관련되어 최소한 제1 및 제2반응 실재물을 갖는 한 환경으로 상기 기판 영역을 노출시키는 단계 및, 하나, 혹은 여러 반응 조건에서, 상기 제1과 제2실제물 사이의 반응으로 원소의 텅스텐을 포함하는 제품을 산출하도록, 텅스텐 6가 -플루오라이드를 포함한 최소한 제1반응 실재물, 수소 분자를 포함하는 최소한 제2반응 실재물과, 상기 실리콘을 반응시키는 단계를 더 포함하는 상기 텅스텐을 포함하는 물질을 형성하는 단계와, 상기 반도체 소자의 제조를 완성시키는 단계를 포함하는 반도체 소자 제조 방법에 있어서, 상기 반응 단계는, 상기 반응 조건중 최소한 한 기간동안, 상기 제1반응 실재물과 상기 실리콘 사이의 진행 반응 비율을 고유의 진행 반응 비율 이하로 감소시키는 단계를 포함하고, 상기 감소는 제1과 제2반응 실재물사이의 상응 진행 반응 비율내에 상응하는 어떤 감소 보다 더 크게되는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 전체 압력을 1.42토르에서 약 2토르까지의 범위에 있는 것을 특징으로 하는 반도체 소자 제조 방법.
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