KR920008007Y1 - Floppy disk control circuit - Google Patents

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KR920008007Y1
KR920008007Y1 KR2019870023084U KR870023084U KR920008007Y1 KR 920008007 Y1 KR920008007 Y1 KR 920008007Y1 KR 2019870023084 U KR2019870023084 U KR 2019870023084U KR 870023084 U KR870023084 U KR 870023084U KR 920008007 Y1 KR920008007 Y1 KR 920008007Y1
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KR
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KR2019870023084U
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박희봉
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주식회사 금성사
최근선
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    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
    • G11B19/20—Driving; Starting; Stopping; Control thereof
    • G—PHYSICS
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    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2508—Magnetic discs
    • G11B2220/2512—Floppy disks

Abstract

내용 없음.No content.

Description

버퍼를 사용하지 않는 플로피 디스크 콘트롤 회로Bufferless Floppy Disk Control Circuit

제1도는 종래의 플로피 디스크 콘트롤 회로의 블럭 구성도.1 is a block diagram of a conventional floppy disk control circuit.

제2도는 종래의 플로피 디스크 콘트롤 회로의 상세 회로도.2 is a detailed circuit diagram of a conventional floppy disk control circuit.

제3도는 본 고안의 플로피 디스크 콘트롤 회로의 블럭 구성도.3 is a block diagram of a floppy disk control circuit of the present invention.

제4도는 본 고안의 플로피 디스크 콘트롤 회로의 상세 회로도.4 is a detailed circuit diagram of a floppy disk control circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 플로피 디스크 콘트롤러(Floppy Disk Conroller)1: Floppy Disk Conroller

2 : 디코어더(Decoder) 3 : FDC 제어부2: Decoder 3: FDC control unit

4 : 데이타 버퍼4: data buffer

5 : 플로피 디스크 드라이브(Floppy Disk Driver)의 접속 콘넥터(Connector)5: Connector for Floppy Disk Driver

A1~A4: 앤드게이트 N1: 낸드 게이트A 1 to A 4 : AND gate N 1 : NAND gate

OR1~OR3: OR게이트 I1, I2: 인버터OR 1 ~ OR 3 : OR gate I 1 , I 2 : Inverter

R1~R3: 저항 SW1, SW2: 스위치R 1 to R 3 : Resistor SW 1 , SW 2 : Switch

본 고안은 기존의 플로피 디스크 콘트롤 회로에서 버퍼를 제거하여 사용할 수 있도록 한 버퍼를 사용하지 않는 플로피 디스크 콘트롤 회로에 관한 것이다.The present invention relates to a floppy disk control circuit that does not use a buffer so that a buffer can be removed and used in a conventional floppy disk control circuit.

종래의 플로피 디스크 콘트롤 회로로서는, 제1도 및 제2도에 도시한 바와같이 플로피 디스크 콘트롤러(Floppy Disk Conroller : 이하 "FDC"라 약칭함)(1)에 데이타버퍼(4), FDC제어부(3), 디코오더(2) 및 FDC(1)의 제어신호를 지령하는 제어부(6)로 연결 접속구성된 것이므로, 이는, 여러종류의 TTL과 디코오더 로직회로로서 구성되어 있으며 항상 데이타 버퍼(4)를 사용하여야 하는 것으로서, 이와같이 구성된 종래 FDC 회로의 동작을 설명하면 다음과 같다.As a conventional floppy disk control circuit, as shown in Figs. 1 and 2, a floppy disk controller (hereinafter referred to as "FDC") 1 has a data buffer 4 and an FDC controller 3 ), The decoder 2 and the control unit 6 for commanding the control signals of the FDC 1 are connected to each other. Therefore, they are configured as various types of TTL and decoder logic circuits, and the data buffer 4 is always connected. As to be used, the operation of the conventional FDC circuit configured as described above is as follows.

제2도에서 스위치(SW1)를 온상태로 하여 OR게이트(OR1), (OR2)의 일측 입력단자에 로우상태의 신호를 인가하고, 이때 OR게이트(OR1)에서 출력되는 로우상태의 신호와 스위치(SW1)에 의한 로우상태의 신호를 디코오더(2)의 인에이블 단자(E1),(E2)에 각각 인가하므로서 디코오더(2)를 인에이블(Enable)시키게 된다.In FIG. 2, the switch SW 1 is turned on to apply a low state signal to one input terminal of the OR gates OR 1 and OR 2 , and at this time, the low state is output from the OR gate OR 1 . The decoder 2 is enabled by applying the signal of the signal and the low signal by the switch SW 1 to the enable terminals E 1 and E 2 of the decoder 2 , respectively. .

또한 이때 OR게이트(OR1),(OR2)의 출력 신호는 앤드게이트(A1),(A2) 및 인버터(I2)를 통하여 데이타 버퍼(4)를 인에이블 시키게 되므로, 디코오더(2)에 의하여 데이타 방향이 결정되어 데이타 버퍼(4)를 제어하게 된다.In this case, the output signals of the OR gates OR 1 and OR 2 enable the data buffer 4 through the AND gates A 1 , A 2 and the inverter I 2 , so that the decoder ( The data direction is determined by 2) to control the data buffer 4.

한편 FDC(1)을 디스에이블(Disable)시키려면 스위치(SW1)를 오프 상태로 하여 OR게이트(OR1),(OR2)의 일측 입력단자에 하이 상태의 신호를 인가하므로서 디코오더(2)를 디스에이블 시키게 되므로, FDC(1)를 제어하지 못하게 되고, 또한 데이타 버퍼(4)도 디스에이블되어 데이타 버퍼(4) 양단간에 미지의 데이타를 막도록 되어 있다.On the other hand, to disable the FDC 1, the switch SW 1 is turned off, and the decoder 2 is applied by applying a high state signal to one of the input terminals of the OR gates OR 1 and OR 2 . ), The FDC 1 cannot be controlled, and the data buffer 4 is also disabled to block unknown data between the data buffer 4.

즉, 종래의 이와 같은 FDC 제어회로로는, FDC(1)의신호를 이용하여 FDC(1)의 내부레지스터만을 제어하는 것이기 때문에 FDC(1)를 디스에이블 시키려면 내부 레지스터를 동시에 디스 에이블 시켜야 하고, 데이타버퍼(4)를 사용하여 데이타 버스 상에 존재하는 미지의 데이타를 차단하여야 하는 것이어서, 데이타버퍼(4)를 사용하지 않는 경우 종래의 이와같은 회로로서는 FDC(1)의 내부 레지스터만을 디스에이블한 것에 불과하여 FDC(1) 전체를 완전히 디스 에이블 하지 못한 상태가 된다.That is, in the conventional FDC control circuit, the FDC 1 Since only the internal register of the FDC 1 is controlled using a signal, to disable the FDC 1, the internal registers must be disabled at the same time. An unknown data present on the data bus using the data buffer 4 is used. When the data buffer 4 is not used, the data is to be blocked. In the conventional circuit like this, only the internal register of the FDC 1 is disabled, and the entire state of the FDC 1 cannot be completely disabled. do.

이와같은 상태에서 데이타 버스상의 데이타는 FDC(1)가 디스에이블된 것으로 인식하고 다른 동작을 수행하게 되므로서 시스템 자체에 악영향을 미치게 되는 문제점이 있는 것이다.In this state, the data on the data bus has a problem that the FDC (1) is recognized as disabled and perform other operations, thus adversely affecting the system itself.

또한 종래의 이와같은 FDC 회로는 버퍼의 사용으로 회로 구성의 면적이 넓어지게 됨은 물론 제작 설치시 코스트가 상승하게 되는 결점이 있었다.In addition, such a conventional FDC circuit has the drawback that the area of the circuit configuration is increased by the use of a buffer as well as the cost is increased during fabrication and installation.

본 고안은 이와같은 점을 감안하여 FDC에 접속되는 버퍼를 제거하여 그의 구성을 간단히 하므로서 설치면적의 극소화는 물론 제품의코스트를 경감할 수 있도록 안출한 것으로서 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.In view of the above, the present invention removes the buffer connected to the FDC, simplifying its construction, and minimizes the installation area and reduces the cost of the product. same.

제3도 및 제4도에 도시한 바와같인 FDC(1)의 각 어드레스 입력단자에 디코오더(2)의 각 어드레스 출력단자를 접속하고, 상기 디코오더(2)의 인에이블 단자에는 저항(R3), 스위치(SW2) 및 OR게이트(OR3)의 일측 입력단자를 접속하고, 상기 OR게이트(OR3)의 출력단자는 FDC(1)의 DMA ack (Direct Memory Access Acknowledge의 약칭임) 단자와 연결 접속하여 구성한다.Each address input terminal of the FDC 1 as shown in FIG. 3 and FIG. To each address output terminal of the decoder (2) And the enable terminal of the decoder (2). The resistor (R 3), the switch (SW 2) and an OR gate (OR 3) connected to one input terminal, and the OR gate (OR 3) output The FDC (1) DMA ack (Direct Memory Access Acknowledge of the Abbreviation) Terminal Connect to and configure.

미설명부호 B+는 전원단자이다.Unexplained symbol B + is a power terminal.

이와 같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.Referring to the effect of the present invention configured as described above are as follows.

제4도에 도시한 FDC(1)에서 입/출력 슬로트(Slot)(도시생략함)로 DMA를 요구하면 CPU(도시 생략함)에서는 이를 판단하여 DMA ack신호를 FDC(1)에 인가하며, 디코오더(2)에서는 FDC(1)의 제어를 위한 입/출력 어드레스 신호를 출력하고, 이를 플로피 디스크에 인가하여 실행이 이루어지는 것으로서, 이를 좀 더 상세히 설명하면 다음과 같다.In the FDC 1 shown in FIG. 4, if a DMA is requested as an input / output slot (not shown), the CPU (not shown) determines that the DMA ack signal. Is applied to the FDC 1, and the decoder 2 outputs an input / output address signal for the control of the FDC 1, and applies the same to a floppy disk. Same as

스위치(SW2)를 온상태로 하여 OR게이트(OR3)의 일측 입력단자와 디코오더(2)의 인에이블 단자에 로우상태의 신호를 인가하면 OR게이트(OR3)는 타측 입력단자에 인가되고 있는 로우상태의신호를 게이트하여 FDC(1)에 인가하고, 인에이블 단자에 로우 상태의 신호가 인가되고 있는 디코오더(2)는 인에이블 상태가 되어 FDC(1)의 제어를 위한 어드레서 신호를 출력하게 되므로 FDC(1)가 인에이블이 된다.With the switch SW 2 on, one input terminal of the OR gate OR 3 and the enable terminal of the decoder 2 When the low signal is applied to the OR gate (OR 3 ), the low state is applied to the other input terminal. Gate signal to apply to FDC (1), enable terminal The decoder 2, to which the low-state signal is applied, becomes an enable state and outputs an address signal for controlling the FDC 1, so that the FDC 1 is enabled.

한편 스위치 (SW2)를 오프 상태로 하여 OR게이트(OR3)의 일측 입력단자와 디코오더(2)의 인에이블 단자에 하이상태의 신호를 인가하면, OR게이트(OR3)는 타측 입력단자에 인가되고 있는 로우상태의신호를 게이트하여 하이상태의 신호로서 FDC(1)에 인가하게 되므로 FDC(1)는 디스에이블 상태가 되고, 인에이블 단자에 하이상태의 신호가 인가되고 있는 디코오더(2) 역시 디스에이블 상태가 되어 FDC(1)의 제어를 위한 어드레스 신호를 차단하게 되므로 FDC(1)는 완전히 디스에이블 상태가 된다.On the other hand, with the switch SW2 turned off, one input terminal of the OR gate OR3 and the enable terminal of the decoder 2 are provided. When the high signal is applied to the OR gate OR3, the OR gate OR3 is connected to the other input terminal. Since the signal is gated and applied to the FDC 1 as a high state signal, the FDC 1 is disabled and the enable terminal The decoder 2, to which the signal of the high state is applied, also becomes the disabled state, and blocks the address signal for controlling the FDC 1, so that the FDC 1 is completely disabled.

즉, 스위치(SW2)로서 FDC(1)의 내부 레지스터 및 FDC(1) 자체를 완전히 인에이블 또는 디스에이블 상태로 제어할 수가 있게 되므로, 종래 플로피 디스크 콘트롤 회로에서의 데이타 제어부 및 데이타 버퍼는 필요하지 않게 된다.In other words, since the internal register of the FDC 1 and the FDC 1 itself can be fully enabled or disabled as the switch SW 2 , the data controller and the data buffer in the conventional floppy disk control circuit are required. You will not.

또한 FDC(1)에 인가되는신호를 스위치(SW2)에 의하여 하이상태의 신호로서 인가하게 되므로 FDC(1) 자체는 완전히 디스에이블 상태가 되어 데이타버스에 실린 미지의 데이타는 시스템에 전혀 영향을 끼치지 않게 된다.Also applied to the FDC (1) Since the signal is applied as a high signal by the switch SW 2 , the FDC 1 itself is completely disabled so that the unknown data on the data bus does not affect the system at all.

이상에서 설명한 바와 같이 동작되는 본 고안은 버퍼를 사용하지 않고서도 FDC의 제어를 유용하게 할 수 있는 것이므로 제품의 구성시 구성 면적의 극소화는 물론 제품의 코스트를 격감시킬 수 있는 유용한 고안인 것이다.The present invention operated as described above can be useful to control the FDC without using a buffer, so it is a useful design that can reduce the cost of the product as well as minimize the construction area when configuring the product.

Claims (1)

플로피디스크 콘드롤러(FDC)의 인에이블 또는 디스에이블 상태를 제어하는 플로피 디스크 콘트롤 회로에 있어서, FDC(1)의 각 어드레서 입력단자에 디코오더(2)의 각 어드레서 출력단자를 접속하고, 상기 디코오더(2)의 인에이블 단자에는 저항(R3), 스위치(SW2) 및 OR게이트(OR3)의 일측 입력단자를 접속하고, 상기 OR게이트(OR3)의 출력단자는 FDC(1)의 DMA ack단자와 연결 접속하여 버퍼를 사용하지 않고 FDC의 인에이블 또는 디스에이블 제어를 원활히 행할 수 있도록 구성한 버퍼를 사용하지 않는 플로피 디스크 콘트롤 회로.In the floppy disk control circuit which controls the enabling or disabling state of the floppy disk controller (FDC), each address input terminal of the FDC (1) is provided. Each address output terminal of the decoder (2) And the enable terminal of the decoder (2). The resistor (R 3), the switch (SW 2) and an OR gate connected to one input terminal of the (OR 3), said OR gate (OR 3) The DMA ack output terminal of the FDC (1) of A floppy disk control circuit that does not use a buffer configured to enable seamless control of FDC enable or disable without connecting a buffer.
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