KR920007067B1

KR920007067B1 - Manufacturing method of semiconductor device

Info

Publication number: KR920007067B1
Application number: KR1019900003420A
Authority: KR
Inventors: 권광호; 전영진
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신 연구소; 경상현
Priority date: 1990-03-14
Filing date: 1990-03-14
Publication date: 1992-08-24
Also published as: KR910017574A

Abstract

In method for forming metallic wiring of multi-layered structure, the method is characterized by: (a) depositing lower part wiring metal (2) on surface of substrate (1) and forming bare part (4a) by deposition of oxide layer (3) and photoresist film (4) on it sequentially; (b) depositing Al-1 % Si (5) for direct connection with lower part wiring metal (2); (c) forming inter-layered metallic wiring (7) by using of photoresist film (6); (d) forming inter-layered insulator film (10) by using of photoresist film (9); (e) forming upper part wiring metal (11) on it. In this method, the thinly deposited film of oxide on lower part wiring metal can be used as an etching stop layer when inter-layered wiring metal is formed. And when inter-layered wiring metal (7) is formed, it is possible to connect inter-layered wiring metal with lower part wiring metal directly without etching of lower part metallic wiring by making area of inter-layer enlarged than that of oxide layer removed.

Description

Method of manufacturing interlayer metal

제1도는 종래의 홀(hole)을 이용한 층간배선 금속에 대한 다층배선의 단면도.1 is a cross-sectional view of a multi-layered wiring for an interlayer wiring metal using a conventional hole.

제2도는 종래의 에칭 정지층을 이용한 필라(pillar) 형성방법에 의한 다층배선의 단면도.2 is a cross-sectional view of a multilayer wiring by a pillar forming method using a conventional etch stop layer.

제3a도∼제3h도는 본 발명에 의한 층간금속 배선을 형성하는 과정을 나타낸 단면도.3A to 3H are cross-sectional views showing a process of forming the interlayer metal wiring according to the present invention.

본 발명은 다층배선의 층간 배선 금속 제조방법에 관한 것으로 특히 고집적, 고속 특성을 요하는 반도체 집적회로에 사용되는 층간배선 금속의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing interlayer interconnection metals for multilayer interconnection, and more particularly, to a method for manufacturing interlayer interconnection metals used in semiconductor integrated circuits requiring high integration and high speed characteristics.

최근의 반도체 제조기술은 ULSICULtra Large Scale Inte-srated Circait의 시대로 접어들고 있으므로 다층 배선 기술이 매우 중요한 것임을 이미 알려진 사실이다. 일반적으로 다층배선 기술에 있어서 단차를 줄이기 위하여 금속선의 단면적을 감소시키고 층간절연막의 두께를 줄이는 방법등이 많이 이용되고 있으나 이는 저항 콘덴서의 지연시간 및 저항의 증가로 인한 성능의 악화가 초래된다. 그리고 집적도를 증가시키기 위해서는 수직한 층간 금속 배선 및 층간 금속 넓이의 최소화가 요구된다.Recent semiconductor manufacturing technology is entering the era of ULSICULtra Large Scale Inte-srated Circait, so it is already known that multilayer wiring technology is very important. In general, in the multilayer wiring technology, a method of reducing the cross-sectional area of the metal wire and reducing the thickness of the interlayer insulating film is used in order to reduce the step difference, but this causes the performance deterioration due to the delay time of the resistor capacitor and the increase of the resistance. In order to increase the degree of integration, vertical interlayer metal wiring and minimization of interlayer metal widths are required.

제1도는 홀을 이용한 층간배선 금속의 기술을 나타낸 것으로 제1금속층(101)의 상면에 절연막(102)을 형성하고 이 절연막(102)을 경사지게 건식식각하고 그 상면에 제2금속층(103)을 증착하도록한 것으로서, 이는 절연막(102)의 두께가 얇으므로 저항, 콘덴서의 지연시간이 길어지게 됨은 물론, 절연막(102)을 경사지게 건식식각하므로 필요이상의 면적이 요구되어 설계규칙에 제약을 가하게 되며, 회로의 전기적 특성이 나쁘고 고집적 회로에 사용하는데 한계가 있는 등의 문제점이 있었다.FIG. 1 shows the technique of the interlayer wiring metal using holes. An insulating film 102 is formed on the upper surface of the first metal layer 101, and the insulating film 102 is inclined to dry-etch and the second metal layer 103 is formed on the upper surface thereof. As it is to be deposited, this is because the thickness of the insulating film 102 is thin, the delay time of the resistor and the capacitor is long, as well as the dry etching of the insulating film 102 is inclined, so that more than necessary area is required to limit the design rules, There are problems such as poor electrical characteristics of the circuit and limitations in using it in highly integrated circuits.

그러므로 필라(pillar)라고 명명된 기술을 이용하고 있으며 이는 제2도에 도시한 것과 같이 기판(101)의 상면에 전도물질(111)과 제1필라(112)를 차례로 소정의 면적으로 증착하고 그 상면에 다시 전도물질(113)과 제2필라(114)를 전자의 경우보다 적은 면적으로 증착하고 제2필라(114)의 윗부분이 노출되도록 두터운 절연막(115)을 전체적으로 형성한 다음에 다시 제3필라(116)를 제2필라(114)와 접하도록 증착하는 방법을 이용하였었다.Therefore, a technique called pillar is used, which deposits the conductive material 111 and the first pillar 112 in a predetermined area on the upper surface of the substrate 101 as shown in FIG. The conductive material 113 and the second pillar 114 are again deposited on the upper surface with a smaller area than in the former case, and the thick insulating layer 115 is formed as a whole so that the upper portion of the second pillar 114 is exposed, and then the third A method of depositing the pillar 116 in contact with the second pillar 114 was used.

그러나 상기와 같은 종래의 방법에 의하여서는, 전도물질(111), (113)을 에칭 정지층으로 하여 제1필라(112)와 제2필라(114)를 건식식각하고 절연막(115)과 감광막을 동일한 건식식각 속도로 에치백(etch back)하여 절연막(115)을 평탄화하면서 제2필라(114)의 윗부분을 절연막(115)위에 노출시킨뒤 상부 금속 배선인 제3필라(116)를 형성하도록 함으로써 절연막(115)의 평탄화에 의한 스텝커버리지(step coverage)의 감소, 수직한 필라 형성에 의한 회로 집적도의 증가 제2필라(114)의 상면에 제3필라(116)의 형성가능성은 물론, 두터운 절연막(115)을 사용하여 저항, 콘덴서의 지연시간 감소 등의 우수한 특성을 지니고 있는 반면에, 층간배선 금속을 건식식각할때 하층 배선 금속이 동시에 식각되는 것을 방지하기 위하여 금속식각 가스에 식각되지 않은 전도물질을 증착한후에 필라를 증착해야 하고, 불필요한 부분의 전도물질은 필라를 형성한 후에 제거해야함은 물론, 필라의 아래에 존재하는 전도물질을 제거할 수 없으므로 이로인해 접촉저항이 증가되면서 회로의 성능을 약화시키는 문제점이 있었다.However, according to the conventional method as described above, the first pillar 112 and the second pillar 114 are dry-etched using the conductive materials 111 and 113 as the etching stop layer, and the insulating film 115 and the photoresist layer are etched. By etching back at the same dry etching rate to planarize the insulating film 115, the upper portion of the second pillar 114 is exposed on the insulating film 115 to form the third pillar 116, which is the upper metal wiring. Reduction of step coverage by planarization of the insulating film 115 and increase of circuit integration by vertical pillar formation. A thick insulating film as well as the possibility of forming the third pillar 116 on the upper surface of the second pillar 114. While using (115), it has excellent characteristics such as reduction of resistance and delay time of capacitors, while conducting unetched metal etching gas to prevent the lower layer wiring metal from being etched at the same time when dry etching the interlayer wiring metal. After depositing the material It is necessary to deposit the la, and remove the conductive material from the unnecessary part after forming the pillar, and also because the conductive material existing under the pillar cannot be removed, thereby increasing the contact resistance, thereby degrading the performance of the circuit. there was.

이에따라 본 발명은 층간 배선 금속이 수직하고, 층간절연막을 두껍게 형성하며, 접촉저항을 증가시키지 않아 저항등의 전기적 특성이 우수한 층간 배선 금속의 제조방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a method for producing an interlayer wiring metal having an excellent interlayer wiring metal vertically, forming an interlayer insulating film thickly, and not increasing contact resistance with excellent electrical characteristics such as resistance.

이를 위하여 본 발명은 얇은 산화막은 PECVD(Plasma Enchanced Chemical Vapor Deposition)의 방법으로 증착한 후, 층간 배선 금속이 형성될 부분의 산화막을 건식식각으로 제거하고 이위에 층간 배선 금속을 정의하도록 함으로써 하부 금속 배선에는 전혀 영향을 주지않고, 불필요한 전도물질이 하부금속배선과 층간 배선 금속 사이에 존재하지 않아 접촉저항이 전혀 없음은 물론, 층간 배선 금속을 정의한 후에 남아있는 얇은 산화막은 제거하지 않고 층간절연막의 일부로 사용하여 비교적 용이하게 필라를 형성하므로 접촉 저항이 적고, 저항, 콘덴서의 지연시간이 감소되도록 한 것이다.To this end, according to the present invention, a thin oxide film is deposited by a method of Plasma Enhanced Chemical Vapor Deposition (PECVD), followed by dry etching to remove an oxide film of a portion where an interlayer wiring metal is to be formed and to define an interlayer wiring metal thereon. It has no effect at all, and no unnecessary conductive material exists between the lower metal wiring and the interlayer wiring metal, so there is no contact resistance, and the thin oxide film remaining after defining the interlayer wiring metal is used as part of the interlayer insulating film without removing it. Because the pillars are formed relatively easily, the contact resistance is small and the delay time of the resistor and the capacitor is reduced.

본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.Referring to the present invention in detail based on the accompanying drawings as follows.

제3a도는 비어(Via)를 형성하는 과정을 나타낸 것으로 기판(1)의 상면에 하부배선 금속(2)을 정의하고 그 위에 PECVD의 방법으로 SiH/N20=130/20sccm이고, 380c의 온도이면서 고주파 파워(RF Power)가 250watt이며, 압력이 120mtorr의 분위기에서 산화막(3)을 1000Å의 두께로 증착한 다음에 증착되는 감광막(photo resist)(4)을 이용하여 비어(4a)부분을 정의한 상태를 도시한 것이다.Figure 3a shows the process of forming the via (Via) to define the lower wiring metal (2) on the upper surface of the substrate (1) and the PECVD method on it SiH / N20 = 130 / 20sccm, a temperature of 380c and a high frequency RF power is 250 watts and the pressure is 120 mtorr. The oxide film 3 is deposited to a thickness of 1000 mV, and then the via portion 4a is defined using a photo resist film deposited. It is shown.

제3b도는 산화막을 제거하는 과정을 나타낸 것으로 불소함유가스를 이용하여 비어(4a)부분으로 노출된 산화막(3)을 건식식각하여 제거한 상태를 도시한 것이다.FIG. 3B illustrates a process of removing the oxide film, and illustrates a state in which the oxide film 3 exposed to the via 4a portion by dry etching is removed using a fluorine-containing gas.

제3c도는 O₂플라즈마를 이용하여 산화막(3) 위의 감광막(4)을 제거하고 Al-1% Si 소오스(source)를 9.6㎾의 파워와 6mtorr의 아르곤 압력과 상온의 분위기에서 Al-1% Si(5)를 1㎛의 두께로 진공 증착하여 Al-1% Si(5)가 하부배선 금속(2)과 직접 연결되어 접촉저항이 없어지도록 한 상태를 도시한 것이다.3c shows the removal of the photoresist film 4 on the oxide film 3 using an O ₂ plasma, and the Al-1% Si source at 9.6 kW with an argon pressure of 6 mtorr and Al-1% at ambient temperature. Si (5) is vacuum-deposited to a thickness of 1 μm to show that Al-1% Si (5) is directly connected to the lower wiring metal 2 so that contact resistance is lost.

제3d도는 감광막으로 층간 배선 금속을 정의하는 과정을 나타낸 것으로, Al-1% Si(5)의 상면에 산화막(3)의 식각부분 보다 넓은 감광막(6)을 형성하여 층간 배선 금속의 폭을 정의하는 상태를 도시한 것이다.FIG. 3d illustrates a process of defining an interlayer interconnection metal as a photosensitive film. The width of the interlayer interconnection metal is defined by forming a photosensitive film 6 wider than an etched portion of the oxide film 3 on the upper surface of Al-1% Si (5). It is a state showing.

여기서 감광막(6)을 산화막(3)의 식각부분보다 넓게 형성하는 것은 하부 배선 금속(2)이 제거되는 것을 방지하기위한 것이다.Here, the photosensitive film 6 is formed wider than the etching portion of the oxide film 3 to prevent the lower wiring metal 2 from being removed.

제3e도는 층간 배선 금속을 형성하는 과정을 나타낸 것으로, 염소가 함유된 가스를 이용하여 비등방성 건식식각을 행하고 PECVD의 방법으로 산화막(3)이 노출되도록 Al-1% Si(5)를 제거하여 층간 배선 금속(7)을 형성한 다음에 이의 상면에 있는 감광막(6)을 O₂플라즈마를 이용하여 제거한 상태를 도시한 것이다.FIG. 3e illustrates a process of forming an interlayer interconnection metal. Anisotropic dry etching is performed using a gas containing chlorine, and Al-1% Si (5) is removed to expose the oxide film 3 by PECVD. After the interlayer wiring metal 7 is formed, the photosensitive film 6 on the upper surface thereof is removed using O ₂ plasma.

제3f도는 산화막과 감광막을 증착하는 과정을 나타낸 것으로, PECVD의 방법을 이용하여 SiH₄/N20=130/20sccm, 380℃의 온도, 고주파 250Watt, 압력=120mtorr의 분위기에서 상화막(8)을 1000Å의 두께로 증착하고 윗면의 평탄화를 위해 쉬플리사의 AZ 1350-B의 감광막(9)을 3800rpm의 회전수로 5000Å의 두께 정도 증착하고 160c의 온도에서 30분 동안 경화건조한 상태를 도시한 것이다.FIG. 3f shows a process of depositing an oxide film and a photoresist film, and using the PECVD method, the supernatant film 8 is 1000 kW in an atmosphere of SiH ₄ / N 20 = 130/20 sccm, a temperature of 380 ° C., a high frequency of 250 Watts, and a pressure of 120 mtorr. In order to planarize the upper surface and planarize the top surface, the photosensitive film 9 of Shipley's AZ 1350-B is deposited at a thickness of 5000 kPa at a rotational speed of 3800 rpm, and cured and dried for 30 minutes at a temperature of 160c.

제3g도는 층간 절연막을 형성하는 과정을 나타낸 것으로 감광막과 산화막의 식각 선택비가 1인 조건인 CHF3/C₂F₆/SF₆/O₂=50/25/10/15와, 고주파수 파워가 500Watt이며 압력이 700mtorr로 층간 배선 금속(7)이 노출될때까지 식각하여 층간절연막(10)을 형성한 상태를 도시한 것이다.Figure 3g shows the process of forming an interlayer insulating film, CHF3 / C ₂ F ₆ / SF ₆ / O ₂ = 50/25/10/15 under the condition that the etching selectivity of the photosensitive film and the oxide film is 1, and the high frequency power is 500 Watt The interlayer insulating film 10 is formed by etching until the interlayer wiring metal 7 is exposed to a pressure of 700 mtorr.

여기서 층간절연막(10)의 두께가 거의 10000Å이므로 콘덴서가 저하되어 저항 콘덴서의 지연시간이 감소되면서 회로의 성능이 증가되도록 한다.Here, since the thickness of the interlayer insulating film 10 is almost 10000Å, the capacitor is lowered, so that the delay time of the resistor capacitor is reduced, thereby increasing the performance of the circuit.

제3h도는 상부 배선 금속을 형성하는 과정을 나타낸 것으로, 전표면에 상부 배선 금속을 진공증착하고 이의 상면에 감광막(도면에 도시않됨)을 이용하여 상부 배선 금속(11)을 정의한 상태를 도시한 것이다.FIG. 3h illustrates a process of forming the upper wiring metal. The upper wiring metal 11 is vacuum-deposited on the entire surface and the upper wiring metal 11 is defined by using a photosensitive film (not shown) on the upper surface thereof. .

따라서 본 발명에 의한 층간 배선 금속은 그 면적이 최소화되므로 집적도가 향상되고 접촉저항이 없어 회로의 전기적 특성이 우수하며 공정이 간단하여 고집적 고속 특성이 요구되는 반도체 집적회로의 다층 배선에 널리 이용될 수 있는 것임을 알 수 있다.Therefore, the interlayer wiring metal according to the present invention can be widely used in a multilayer wiring of a semiconductor integrated circuit requiring high integration and high speed characteristics due to the excellent integration and improved electrical characteristics of the circuit due to the lack of contact resistance and a simple process. It can be seen that there is.

Claims

In the gymnastics of the interlayer wiring metal of the multilayer wiring, the lower wiring metal 2 is deposited on the upper surface of the substrate 1, and the via 4a portion is formed by sequentially depositing the oxide film 3 and the photosensitive film 4 on the upper surface. And depositing Al-1% Si (5) so as to be directly connected to the lower wiring metal 2, forming an interlayer metal wiring 7 using the photosensitive film 6, and an oxide film 8 And forming an interlayer insulating film (10) with a photosensitive film (9), and forming an upper wiring metal (11) on the upper surface thereof.

The method of manufacturing an interlayer interconnection metal according to claim 1, wherein the thin oxide film (3) deposited on the upper surface of the lower interconnection metal (2) is used as an etch-policy layer when forming the interlayer metal interconnection (7).

The method of claim 1, wherein the area of the interlayer metal wiring 7 is made larger than that of the removal portion of the oxide film 3 so that the lower metal wiring 2 is directly connected while preventing the etching of the lower metal wiring 2 when forming the interlayer metal wiring 7. Method of manufacturing an interlayer wiring metal