Claims (3)
가변 타이밍 신호 발생회로에 있어서, 소정 클럭을 발생하는 클럭발생기(50)와, 인덱스단(INDEX)의 인덱스 신호에 따라 카운팅 시작 및 초기화되고 상기 클럭발생기(50)의 출력을 카운트하는 카운터(10)와, 제어에 따라 타이밍 지정값을 출력하는 중앙처리장치(CPU)와, 상기 중앙처리장치(CPU)의 데이타 버스(D0-DN)및 어드레스신호단(A)과 연결되어 타이밍값 변환용 데이타를 래치하는 레지스터(20)와, 상기 카운터(10) 및 레지스터(20)의 출력값을 비교하는 익스클루시브 오아게이트(30-33)와, 상기 익스클루시브 오아게이트(30-33)의 출력을 논리화하여 원하는 타이밍 신호를 발생하는 노아게이트(34)와, 상기 인버터(60)의 출력과 상기 노아게이트(34)의 출력을 비교하여 최종 타이밍 신호를 출력하는 낸드게이트(35)로 구성됨을 특징으로 하는 가변 타이밍 발생회로.In the variable timing signal generation circuit, a clock generator 50 for generating a predetermined clock and a counter 10 for starting and initializing counting according to the index signal of the index stage INDEX and counting the output of the clock generator 50 are provided. And a central processing unit (CPU) for outputting a timing designated value according to control, and a data bus (D 0 -D N ) and an address signal terminal (A) of the central processing unit (CPU) for timing value conversion. Outputs of the register 20 for latching data, the exclusive oragate 30-33 for comparing the output values of the counter 10 and the register 20, and the exclusive oragate 30-33. And a NAND gate 34 generating a desired timing signal by comparing the output of the inverter 60 and the output of the NOA gate 34 to output a final timing signal. A variable timing generator circuit.
제1항에 있어서, 레지스터(20)가 스위치로 구성됨을 특징으로 하는 가변 타이밍 발생회로.2. The variable timing generator circuit as claimed in claim 1, wherein the register (20) consists of a switch.
제1항에 있어서, 익스클루시브 오아게이트(31-33)가 상기 레지스터(20)의 변경 및 확장에 따라 프로그램어블하게 구성함을 특징으로 하는 가변 타이밍 발생회로.2. The variable timing generating circuit as claimed in claim 1, wherein the exclusive oragate (31-33) is programmable to change and expand the register (20).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.