KR920001955B1 - 디스크제어기용 비트스트림 구성장치 - Google Patents

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더블유.브래들리 존
알. 코테 부르스
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허니웰 인포오메이숀 시스템즈 인코오포레이티드
루이스 피. 엘빈저
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Abstract

내용 없음.

Description

디스크제어기용 비트스트림 구성장치
제1도는 디스크 제어기의 블록도.
제2도는 상세한 바이트 동기화 논리회로도.
제3도는 동기화 논리회로의 타이밍 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 디스크 제어기 2 : 주메모리
4 : 중앙처리기 10 : 어드레스레지스터
14-2, 14-4, 14-6 : 플립플롭들 16 : 버스
18 : 마이크로 시퀀서 20 : 시험 멀티플렉서
22 : 스크래치 패드 메모리 24 : 시프트 레지스터
26 : 디스크 디바이스 27 : 인버터
28-1 : 카운터 28-7, 28-8, 28-10 : 플립플롭들
30 : 에러검출 및 정정 논리부(EDAC)
본 발명은 일반적으로 대용량 기억 디스크 디바이스에 관한 것으로, 특히, 디스크판독(read) 동작중에 디스크제어기가 디스크 디바이스로부터 수신되는 비트들의 직렬 스트림(serial stream)과 동기되도록 하는 디스크 제어기내의 장치에 관한 것이다.
전형적인 데이타 처리 시스템은 다수의 디스크 디바이스들과 인터페이스하는 디스크 제어기에 연결된 중앙처리 장치(CPU)와 주메모리를 포함한다. 각각의 디스크 디바이스는 회전축에 장착된 다수의 디스크들을 포함한다. 각 디스크 표면상에피복된 자기 재료에 기억되는 정보를 읽거나 쓰기위해, 고정위치까지 반경방향으로 인덱스된 자기헤드가 각 디스크 면을 횡단한다. 정보는 각 트랙(track)의 표면상의 동심 트랙내에 기억된다.
각 트랙들은 섹터(Sector)들로 구성된다. 각 섹터는 섹터를 식별하는 어드레스정보와 데이타 바이트 정보를 포함한다. 어드레스 정보와 데이타 바이트 정보들은 모두 다수의 0(ZERO) 바이트들에 후속되는데상기 0바이트들과 상기 정보사이에 동기 문자가 이어진다.
디스크 제어기가 디스크상의 1트랙을 어드레스할때, 디스크 제어기는 데이타 신호선상에서 데이타 비트들의 직렬 스트림과, 데이타 비트들을 식별하기위해 디스크 제어기를 조절(condition)하는 클록비트들이 스트림을 수신한다. 정보는 데이타 바이트의 형태로 처리된다. 그러므로, 데이타 비트들의 스트림은 데이타 바이트들로 반드시 구성되어야 한다. 따라서 디스크 제어기는, 데이타 비트 스트림을 데이타 바이트로 분리하도록 디스크 제어기를 조절하기위해, 동기 바이트를 식별한다.
섹터 어드레스 및 데이타 바이트에 부가해서, 디스크 디바이스는, 상기 디스크디바이스의 1디스크의 1면상에 기록된 결함있는(defected)트랙 정보를 포함할 수 있다. 결함있는 트랙 정보는 정보가 기억되지 않은 디스크의 표면상의 그러한 기억장소들을 포함한다. 이것은 디스크 면의 1부위에 피복된 자기 피복에서의 결함에 의해 발생된다.
이런 결함있는 트랙정보는디스크 디바이스가 시험될때 디스크 디바이스 제조자에 의해 소정의 트랙 섹터에 기록된다. 이 결함있는 트랙정보는, 섹터 어드레스 및 데이타 바이트정보에 선행한 동기 바이트와 동일하거나 그렇지 않은, 1동기 바이트를 반드시 뒤따르게 된다. 또한, 상이한 제조자들은 상이한 동기 바이트들을 사용할 수도 있다.
종래의 디스크 드라이브들은 논리에서 동기 바이트를 검출하기위한 논리부가포함되었다. 다른 동기 바이트를 인식하도록 논리를 변화하는 것은 비용이 들고 시간 소모적인 하드웨어의 변경을 필요로 하고, 또한 디스크 제어기가 어느 디스크 드라이브상의 정보를 처리할 수 있는가의 기록이 보유될 필요가 있다.
이것도 상이한 동기 문자를 사용하는 다른 디스크 데이타 처리 시스템상에 기록되는 디스크 팩(유저에 의해 교체가능한 것)을 처리하는 문제를 발생시킨다.
따라서 본 발명의 목적은 개선된 디스크 제어기를 제공하는 것이다.
본 발명의 다른 목적은 동기 바이트를 인식하기 위한 개선된 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상이한 동기 바이트들을 인식하기 위해 펌웨어(firm ware)신호에 응답하는 개선된 장치를 제공하는 것이다.
디스크의 1면과 같이 각 트랙은 섹터들로 분할된다. 각 섹터는 어드레스난과 데이타 바이트난을 갖는다. 각어드레스난은, 섹터 어드레스를 특정하는 어드레스 정보가 후속되는 동기 바이트에 앞선 다수의 0바이트들을 포함한다.
데이타 바이트난은 어드레스난을 뒤따르며, 데이타 바이트들의 1블록이 뒤따르는 동기 바이트에 앞선 다수의 0바이트들을 포함한다.
제어기는디스크 드라이브에 연결되어, 섹터의 스타트부가 선택된 헤드아래를 지나는 것을 표시하는 섹터표시 신호를 수신한다. 제어기에 의해 수신된 섹터표시 신호가, 신호 NRZDAT+00에 대하여 비트들의 스트림을 수신하도록, 또한 비트들을 바이트들로 구성하기 위해 디스크 판독 동작중에 비트들을 수신하도록 조절하기 위해 주기적인 비트클록 신호 NRZCLK+00를 수신하도록 펌 웨어를 조절한다.
비트들의 스트림은 시프터레지스터(24)의 직렬입력에 인가된다. 시프트 레지스터(24)로부터 병력출력 신호들은 멀티플렉서(MUX)(28-2)의 그들의 각각의 입력단자들로 인가된다.
제어기는 NRZCLK+00의 상승구간에서 시프터 레지스터(24)를 통해 0비트들의 스트림이 클록입력되면 아무런 동작도 취하지 않는다. 그러나, 동기 바이트가 직렬 레지스터(24)를 통해 이동되면, 동기 문자의 상위(highorder) ＂1＂(ONE)비트가 MUX(28-2)에 의해 동기 선택 신호 SYNSEL+00를 발생한다.
마이크로시퀀스(18)와 연산 논리 장치(ALU)(12)의 제어하에 펌 웨어는, 플립플롭(14-2)(14-4)(14-6)의 조합부가 MUX(28-2)의 입력 단자들중의 하나를 선택하기 위한 선택신호들 SYNSL 1+00, SYNSL 2+00, SYNSL 4+00을 발생하도록 상기 조합부를 세트한다.
펌웨어는 MUX(28-2)의 선택된 입력단자를 선택하여, 동기 바이트의 8비트들의 7번째 비트를 시프터레즈스터에 로우드한 클록신호에 따라 동기 선택신호 SYNSEL+00을 발생하는 동기 바이트의 상위 ＂1＂비트를 발생하게 한다.
동기 선택신호 SYNSEL+00는 다음 비트 클록신호의 상승 구간에서 플립플롭(28-7)을 세트한다. 플립플롭(28-7)은, 네가티브 OR 게이트(28-5)와 인버터(28-31)와 관련되어, 반 클록 주기후에 플립플롭(28-13)을 세트하는 비트 세트 신호 BITSET+00를 발생한다. 출력 신호 EDCSCK+는 레지스터(23)에서 동기 바이트와 뒤이은 모든 바이트들이 데이타 RAM(8)에 기억되도록 클록 입력된다.
카운터(28-1)는 16진수 ＂8＂로 로우드되고, 직렬 레지스터(23)에 의해수신된 비트들과 동기하여 16진수 8과 F사이에서 계수하므로써, 제어기가 디스크 디바이스로부터 비트들의 스트림과 바이트 동기하도록 된다.
본 발명의 특성인 신규한 특징들이 특히 첨부된 특허청구의 범위에 기재되었다. 그러나, 본 발명이 첨부한 도면을 참조로 일 실시예를 이하에 기술된다.
제1도를참조하면, 디스크 디바이스(26)는 각각의 상, 하면이 자성 재료로 피복되고, 회전하는 스핀들상에 장착된 다수의 디스크들을 포함한 것이다. 리드/라이트 헤드가 각 면에 대해 운반체상에서 장착된다. 상기 운반체는 반경방향으로 1중분씩 이동하여, 헤드가 각 면상에서 표동(float)하여 데이타를 디스크의 면에기입하거나, 그 면으로부터 판독하도록 한다. 1헤드의 각 증분된 위치가 트랙을 한정한다. 모든 헤드는, 각 트랙이 상기 증분된 위치용의 1소자가 되는 원통을 한정한다.
디스크는 전형적을 711트랙들을 포함하는데, 각 트랙은 46섹터들로 분할된다. 각 섹터는, 데이타난이 후속된 어드레스난 및데이타 동기바이트에 앞선 어드레스 동기 바이트를 포함한다. 어드레스난은 플래그 바이트, 두 원통 번호 바이트, 트랙번호 바이트, 섹터 번호 바이트 및 두개의 주기적인 용장검사 바이트들을 포함한다. 데이타난은, 7에러 검출 및 정정(EDAC) 바이트들이 후속한 데이타 동기 바이트 및256데이타 바이트들을 포함한다. 어드레스 동기 바이트와 데이타 동기 바이트는 동일 코드를 갖을수도 갖지 않을수도 있다.
더우기, 디스크 디바이스(26) 제조자가, 벤도(Vendor)동기 바이트가 선행되는 디스크 면의 결합지역의 기억장소가 46섹터들의 하나를 포함한다.
디스크 디바이스(26)과 주메모리(2)와의 데이타 전송을 위한 시스템을 준비하기 위해, 2구성 워어드들이 데이타 버스(16)로, 마이크로 시퀀서(18)와 ROM(16)에 기억된 펌웨어의 제어하에 중앙처리기(4)에 의해스크래치 패드 메모리(22)에 전송된다.
마이크로시퀀서(18)는, 미국 캘리포니아 94086 서니베일 톰프슨 플레이스 901에 소재하는 ＂어드벤스드 마이크로 디바이스＂란 회사에서 1980년 간행한 ＂어드밴스드 마이크로 디바이스 바이폴라 마이크로프로세서 논리 및 인터페이스 데이타북＂이란 책에 기재된 Am 2910 디바이스다.
2구성워드들은 711원통들중의 하나와 원통의 트랙을 판독하는 헤드를 특정하는헤드번호와, 트랙당 95섹터들의 하나를 판독하는 섹터 번호를 포함한다.
그 다음, 입/출력 명령이 스타팅 어드레스와 범위를 포함하는디스크 제어기로 전송된다. 스타딩 어드레스는 디스크 디바이스(26) 쓰기동작중에 제1데이타 바이트가 읽혀지고, 디스크 디바이스(26) 판독 동작중에는 제1 바이트가 쓰여지는 주메모리(2)의 제1기억장소의 어드레스이다. 데이타 전송은, 범위가 0으로디크리멘트 될때 끝난다. 범위는 전송될 데이타 바이트들의 수이다.
원통 번호, 헤드번호, 섹터 번호, 어드레스 및 범위는 데이타 RAM(8)에 기억되고, 또한 ROM(16)의 펌웨어와 마이크로시퀀서(18)의 제어하에 데이타 버스(16)를 통해 중앙처리기(4)로부터 스크래치 패드 메모리(16)에 기억된다.
이제, 디스크 디바이스(26)에서 주메모리(2)로 데이타 바이트의 전송을 생각하면, 일단 디스크 헤드 운반체가 특정된 원통에 대해 위치되고, 헤드가 선택되면, 디스크 제어기(1)는 섹터표시신호 SECTMK를 기다리는데, 이 SECTMK 신호는 동기 선택 레지스터(14)를 경유하여 동기 및 데이타 사이클 판독논리부(28)에 인가되고 또한 디스크 디바이스(26)으로부터 수신된 데이타 비트 및 클록비트들을 판독하기 위해 시프터레지스터(24)에 인가되는 신호들을 발생하기 위해, 마이크로시퀀서(18)와 연산논리부(ALU)(12)를 조절하는 시험 멀티플렉서(20)에 인가된 것이다.
디스크 제어기(1)의 논리부는, 디스크 제어기(1)가 데이타 비트 스트림과 바이트동기되도록, 어드레스 동기 바이트를 조사하는 데이타 비트들을 수신한다. 제1바이트들이 섹터 표시 신호 SECTMK를 뒤따르는특정된 트랙의 섹터로부터의 어드레스 정보일 것이다. 이 어드레스 정보가 데이타 RAM(8)에 기억된 어드레스 정보와 비교된다.
디스크 디바이스(26)으로부터 판독된 다음에 각 섹터 어드레스는 데이타 RAM(8)에 기억된 섹터 어드레스와 비교된다. 비교결과가 일치하면, 상기 논리부는 데이타 동기 바이트에 대한 시험을 하도록 조절되고, 데이타난 바이트들을 데이타 RAM(8)에 기어한다.
만일 어드레스된 섹터가 발견되면, 데이타 비트들의 직렬 스트림이 시프트 레지스터(24)에 의해 수신되고, 또 동기 및 데이타 사이클 논리부(28)와 관련되어데이타 비이트들을 논리부에 대해 동기하고, 데이타 레지스터(23)를 거쳐 데이타바이트들을, 입, 출력 지령에 의해 특정된(specified) 어드레스 이하의 두 기억 장소로부터 시작하여, 데이타 RAM(8)에 기억한다.
이런 데이타 전송이, ROM(16)에 기억된 펌웨어와 함께 스크래치 패드 메모리(22)에 기억된 범위를 디크리멘트하는 마이크로시퀀서(18)에 의해, 개시된다. 그 하드웨어장치가 어드레스 레지스터(10)의 내용을 인크리 멘팅하는 것과, 데이타 바이트들을 데이타 RAM(8)에 로우딩하는 것을 제어한다. 범위가, 모든 요구된 데이타 바이트들이데이타 RAM (8)에 기억된 것을 표시하는 0와 동일하면, 마이크로시퀀서(18)는 어드레스 레지스터(10)에 스타팅(개시) 어드레스(-2)를 로우딩하고, 데이타 RAM(8)에서 주메모리(2)로의 데이타 바이트전송을 개시한다.
어드레스 레지스터(10)는 또한 어드레스 버스(12)로 주 메모리(2)를 어드레스한다. 이런 동작이 ＂공유 메모리 및 디스크 제어기 어드레스 레지스터＂란 명칭으로 미합중국에서 동일자 출원된 미합중국 출원번호 제657,715호에 상세히 기재되었다.
주메모리(2)에서 디스크 디바이스(26)로의 전송을 위해, 어드레스 레지스터(10)는 다시 마이크로시퀀서(18)에 의해 로우드 되는데, 이때 데이타 RAM(8)와 주메모리(2)의 모두에 어드레스 버스(12)로 인가된 개시 어드레스로부터 시작하여 로우드된다. 데이타 바이트들은 주메모리(2)로부터 판독되고, 데이타 RAM (8)에 기억된다. 어드레스 레지스터(10)는 인크리멘트되고, 범위는 디크리멘트된다. 데이타 바이트 전송은 범위가 0와 동일할 때 끝난다.
연산논리 장치(ALU)(8)는 마이크로시퀀서(18)와 ROM(26)과 관련되어개시 어드레스 기억장소(location)를 발생한다. ALU(8)는 미국, 텍사스주, 델라스시에 소재하는 텍시스인스트루먼트 회사에 의해 1976년 간행된 ＂디자인 엔지니어용 TTL 데이타 북＂ 이란 책 제2판에 기재된 2개의 74S181논리소자로 만들어진다.
또한, ALU(8)는 동기 선택 레지스터(14)에 동기 바이트의 제1 이진수 1비트의 기억장소를 로우드한다. 레즈스터(14)의 출력은 시프트레지스터(24)로부터 동기 바이트를 수신하도록 논리부(28)를 조절하기위해 동기 및 데이타 사이클 판독논리부(28)에 인가된다. 만일 동기 바이트가 올바르면, 리드/라이트 신호가, 트랙의 어드레스된 섹터로부터 데이터 바이트를 판독하고, 이런 바이트들을 데이타 RAM(8)에 로우드하기 위해, 디스크 디바이스(26)에 의해 사용된다.
에러 검출 및 정정 논리부(EDAC)(30)는 데이타난후에 쓰여지는 EDAC문자를 발생하며, 디스크 디바이스(26)로부터의 판독 동작중에 에러를 검출 및 정정하는데 상ㅇ된다.
제2도는, 디스크 제어기(1)가 동기 바이트를 인식하고, 동기 바이트를 뒤따르는 디스크 디바이스(26)로부터 수신된 데이타비트들의 스트림과 바이트동기 하도록하는, 논리부의 상세도이다.
제2도의 논리도와 제3도의 타이밍도를 참조하면, 데이타 비트들의 스트림과, 이데이타 비트 스트림에 동기된 프리 러닝 구형파 비트 클록신호가 디스크 판독 동작중에 디스크 디바이스(26)로부터 수신된다. 데이타 비트들의 스트림은 신호 NRZDAT +00를 통해 시프트레지스터(24)에 의해 수신되고, 클록신호는 신호 NRZCLK+00를 통해 수신되어 인버터(27)에 의해 신호 NRZCLK-00로 반전된다. 데이타 비트들의 스트림은, 소정의 동기 바이트를 이루는 다수의 이진수 0와 이진수 1비트들에 선행하는이진수 0데이타 비트들의 스트링(string)을 포함한다. 동기 바이트는, 이 동기 바이트에 따르는 데이타 비트들을 데이타 RAM(8)에 기억하기 위해 바이트들로 어셈블(assemble)하도록, 논리부에 의해 사용된다.
16진수 19(0001 1001)가 동기 바이트인 1바이트를 가정하면, 바이트의 데이타 비트들이 상위가 먼저 수신되기 때문에, 처음 제1 이진수 1(ONE)데이타 비트는 수신된 제4데이타 비트이다. 따라서, 연산논리장치(ALU)(12)가, ALU(12)로부터의 신호 ALUOT5+00가 하이이기 때문에 디코더(16-2)로부터의타이밍신호 SRIA09-00의 상승구간에서 플립플롭(14-6)을 세트하도록, ROM(16)에 기억된 펌웨어에 의해 조절된다. 플립플롭(14-2)(14-4)들은, 신호 ALUOT3+00와 ALUOT4+00가 로우이기 때문에 세트되지 않는다. 디코더(16-2)는 ROM(16)으로부터의 마이크로워드 신호들을 해독한다. 플립플롭(14-2), (14-4), (14-6)으로부터의 각각의 동기신호 SYNSL1+00, SYNSL2+00, SYNSL4+00들은 입력단자(4)를 선택하기 위해 멀티플렉서(28-2)의 선택(select) 단자들에 인가된다. 클리어 버스신호 CLRBUS-HI는 펌웨어 제어로 플립플롭(14-2)(14-4)(14-6)들을 리세트한다.
동기 바이트의 데이타 비트들이 시프트레지스터(24)를 통해 이동할 때, 처음 3이진수 0비트들이출력 신호 SERDO1+00, SERDO2+00 및 SERDO3+00로서 나타나며, 처음(제1) 이진수 1데이타 비트는 출력신호 SERDO4+00으로 나타난다. 신호 SERDO4+00는 MUX(28-2)에 의해 선택되고, 동기 선택신호 SYNSEL+00로서 AND게이트(28-4)에 인가된다. 신호 RGTVAL+00는 디스크 판독중에 하이이다. 시프트레지스터(24)가 NRZCLK1+00클록신호의 상승구간에 데이타 비트들을 시프트하는 것을 주목하면, 디스크로부터 판독동작중에 바이트 쓰기 신호 BYTWRT+00가 로우이고, 주기적인 용장 검사 신호 CRCCWD-00 하이이다. 시프트레지스터(24)가 쓰기 동작중에 신호 GAPCYC+00에 의해 리세트된다.
논리 1에서 AND게이트(28-4) 출력신호 SYNBYT+00은 다음번 NRZCLK+00 클록신호의 상승구간에서 세트하는 플립플롭(28-8)의 D 입력 단자에 인가된다. 또한 이 클록신호는 동기 바이트의 최종데이타 비트를 시프트 레지스터(24)에, 즉,이로써 전체 동기 바이트를 기억하는 시프트레지스터(24)에 시프트한다.
플립플롭(28-8)은 S단자에 인가된 논리 0에서 신호 SYNDET-00에 의해 세트 상태를 유지한다. 플립플롭(28-8)은, 판독된 게이트 신호 RGTXXX-00가 하이로 가거나, 주기적인 용장검사 완성 신호 CRCCMP+00가 섹터의 어드레스난이 올바르게 판독되어진 것을 표시하는 하이로 될때, 판독 동작의 끝에서 리세트된다. 하이신호는 어느것이나 로우인 NOR게이트(28-6) 출력신호로 하여금 플립플롭(28-8)을 리세트하도록 한다.
그러면 MUX(28-8)이 인에이블단자에 인가된 플립플롭(28-8)의 출력신호 SYNDET+00에 의해 디스에이블된다. 출력신호 SYNDET+00는, 플립플롭(280-10)이 데이타 사이클 신호 DATCYC+00를 발생하는 NRZCLK+00 클록신호의 다음 상승구간에서 세트하도록 한다. 플립플롭(28-10)은 어드레스난의 마지막에 그리고 데이타난의 마지막에서 신호 DATCYR+00에 의해 리세트된다.
신호 SYNBYT+00는 플립플롭(28-7)으로 하여금 NRZCLK+00클록신호의 상승구간에서 세트하게 한다. 플립플롭(28-7)은 플립플롭(28-8)과 같이 동일 클록 사이클에서 세트한다. 플립플롭(28-7)은 NRZCLK+00 클록신호의 다음번 상승구간에서 리세트된다. 플립플롭(28-7)로부터의 출력 신호 BITCNS-00가 네가티브 OR게이트(28-5)에 인가된다. 다음에 출력신호 BITSET-00가 인버터(28-31)에 의해 반전된다. 신호 BITSET+00는 NRZCLK-00 클록신호의 상승구간에서 세트하는 플립플롭(28-13)에 인가된다. 이것은 플립플롭(28-7)이 세트한 후에 그러나 시프트레지스터(24)으로부터 상위 동기 비트가 이동되기전에 클록주기(사이클)의 1/2이다. 프립플롭(28-13)의 출력신호 EDCSCK+00는 시프트레지스터(24)로부터 수신된 동기 바이트를 신호 라인 SERDOO+00 내지 SERDO7+00으로 기억하기 위해 레지스터(23)에 인가된다. 플립플롭(28-13)은 1NRZCLK-00 클록사이클동안 세트상태를 유지한다. 플립플롭(28-13)은 또한 BUSYXX+00신호를 발생하는 펌웨어에 의해리세트된다.
플립플롭(28-9)은 시프트레지스터(24)가 동기 바이트를 수신하고 있을때 세트상태를 유지한다. 그러므로 출력신호 BITCNL-00는 로우로 되고 따라서 카운터(28-1)가 16진수 8을 계수한다. 플립플롭(28-9)은, 출력신호 BITCNS-00가 로우이고, 네가티브 OR 게이트(28-5)로부터의 출력신호 BITSET-00가 로우되게하는 한 세트 상태를 유지한다. 플립플롭(28-7)은 신호 SYNBYT+00가 로우된 후 NRZCLK+00 클록 신호의 다음번 상승구간에서 리세트된다. 이러므로, 신호 BITCNS-00가 카운터(28-1)로 하여금 NRZCLK+00 클록펄스를 계수하기 시작하는 하이 상태로 된다.
이제 논리부는, 카운터(28-1)가 시프트레지스터(24)에 의해 수신되는 다음 바이트의 제1 데이타 비트와 실질적으로 동기하기 때문에 바이트 동기에 있게된다. 카운터(28-1)는 상기 ＂디자인 엔지니어용 TTL 데이타 북＂이란 책에 기재된 74S161 논리 소자이다.
신호 RAMWRT-00는 데이타 RAM(8)에 인가되고, 로우상태일때 레즈스터(23)의 내용이 제1도의 어드레스 레지스터(10)의 내용에 의해 특정되는 데이타 RAM(8)의 기억장소에 기억되는 쓰기동작을 발생한다.
디스크 디바이스(26)로부터 정상적인 데이타 읽기 동작을 위해, 오직 데이타난 바이트들이 데이타 RAM(8)에 기억된다. 어드레스 바이트들이 데이타 RAM(8)에 기억된 소망의 어드레스 바이트들과 비교된다.
동기 바이트를 뒤따르는 제1데이타 바이트가 로우신호 IDTFLD+00에 의해 NOR 게이트(28-19) 신호 ALUPLL+00와 AND게이트 로우(28-21) 신호 RAMWRT-00를 데이타 RAM(8)에 쓰여진다. 이때 판독 게이트 신호 RGTXXX+00는 하이 상태다. 플립플롭(28-12)이 데이타 사이클 신호 DATCYC-00의 하강 구간에서 세트되었지만 그것은 리세트 단자에 가해지는 신호 IDTFLD-FW를 통해 펌웨어에 의해 리세트된다.
후속하는 데이타 바이트들을 데이타 RAM(8)에 쓰기위해서, 플립플롭(28-15)은, 데이타 사이클 신호 DATCYC+00가 하이이기 때문에 제1데이타 바이트 사이클 중에서 BYTCMP+00신호의 상승시에 세트된다. 플립플롭(28-23)은, 신호 EDCSCK+00가 하이이므로 NRZCLK-00 클록신호의 상승시에 세트된다. 플립플롭(28-23)은 신호 BUSYXX+00에 의해 펌웨어 제어하에 리세트된다. 전술한 바와 같이, 신호 EDCSCK+00는 시프터 레지스터(24)에 기억된 데이타 바이트를 레지스터(23)에 로우드하였다. 플립플롭(28-23) 출력신호 BYTCP2+00가 출력신호 DECRMT+10을 발생하기 위해 AND 게이트(28-25)에 인가된다. 신호 RGTXXX+00는, 이 신호가 판독 동작중에 있기 때문에 하이이고, 신호 CMPCYC+00는, 카운터(28-1)가 플립플롭(28-15)을 세팅하는 BYTCMP+00 신호의 상승에 의해 완성 바이트가 레지스터(23)에 기억되는 것을 표시하기 때문에 하이이다. 신호 DATXFR+00가 펌웨어에 의해 발생되어 NAND게이트(28-21)에 인가되므로 데이타난 바이트가 데이타 RAM (18)에 쓰여지고, 어드레스난 바이트가 데이타 RAM(8)에 쓰여지는 것을 방지한다. AND게이트(28-25)로부터의 출력신호 DECRMT+10는 NAND게이트(28-21)에 인가되어서, 데이타 RAM(8) 쓰기 신호 RAMWRT-00가 레지스터(23)에 기억된 데이타 바이트를 데이타 RAM(8)에 쓰기위한 1NRZCLK-00 클록 기간중에 로우되게 한다. 플립플롭(28-15)(28-17)은 펌웨어 제어하에 신호 FRESET-00에 의해리세트된다. 이 처리과정이 범위가 0로 디크리멘트할 때까지, 데이타난에서 각 데이타 바이트에 대해 반복된다.
신호 BITCNS-00가 하이이기 때문에, 카운터(28-1)가 NRZCLK+00 클록 사이클들을 계수하였던 것을 주목하면, 동기 바이트를 뒤따른 제1바이트의 마지막에, 카운터(28-1)가 16진수8에서 16진수 0까지 계수할때 카운터는 16진수 F를 인크리멘팅한 후 1캐리를 발생하였다. 이것이 바이트 완성 신호 BYTCMP+00를 하이로, 인버터(28-11)에 의해 신호 BYTCMP-00를 로우로 발생하였다. 네가티브 OR게이트(28-5)에 인가된 로우인 신호 BYTCMP가 신호 BITSET-00에 의해 플립플롭(28-9)을 세트한다. 그러므로, 카운터(28-1)는 16진수 0에 유지되지 않고, 16진수 8로 다시 리세트된다. 따라서 카운터(28-1)는 디스크 디바이스(26)로부터 읽혀진 각 바이트의 비트들에 대해 16진수 8로부터 16진수 F까지 계수한다.
제3도의 타이밍 다이아그램을 참조하면, 신호 NRZCLK+가 디스크 디바이스(26)로부터의 프리러닝클록신호를 보여준다. 클록신호에 타이밍되는 데이타 신호 NRZDAT+가 시프트레지스터(23)에 의해수신되는 16진수 19에 타이밍된 동기 바이트를 보여준다. 동기 바이트가 신호 NRZCLK+의 상승시와 동기되는 것처럼 SERDO7+에 대해 도시되었다.
멀티플렉서(MUX)(28-2)가 SERDO4+를 수신하고 신호 SYNSEL+00를 발생하여 플립플롭(28-8)를, 신호 NRZCLK+의 다음 상승시에 신호 SYNDET+와 BITLOD+를 발생하도록, 세트한다. 신호 DATCYC+는 데이타난의 시작을 표시한다. 하이상태로신호 BITLOD+가, 카운터(28-1)를 16진수 8로 유지시키도록, 플립플롭(28-9)을 세트상태로 유지시킨다. 신호 BITLOD+가 플립플롭(28-9)이 NRZCLK+의 다음 상승시에 리세트하게하여, 카운터(28-1)가 시프트레지스터(23)에 의해 수신된 데이타 바이트가 시프트레지스터(23)에 기억된 것을 표시한다.
하이 상태의 신호 BYTCMP+가 다음 상승시에 신호 EDCSCK를 발생한다. 신호 EDCSCK+는 시프트 레지스터(23)의 내용이 레지스터(24)내로 입력되게한다. 신호 RAMWRT-는 레지스터(24)의 내용을 데이타 RAM(8)로 쓰여지게 한다. 여기에서 조목할 것은 동기 바이트는 레지스터(23)에 기억되지만 데이타 RAM(8)에는 기억되지 않는 것이다.
신호 CMPCYC+ 가 신호 RAMWRT-를 제어하기 위해 전체 데이타난에 대해 하이 상태다.
본 발명의 양호한 실시예가 지금까지 개시 및 설명되었지만, 본 분야에 익숙한 자들이 특허청구된 본 발명의 범위내에서 여러가지 변경 및 개작이 이뤄질 수 있다. 그러므로, 전술된 여러가지 소자들이 특허청구된 본 발명의 정신내에 있고, 동일결과를 가져오는 여러 다른 소자들로 대체 및 교체될 수 있다. 따라서 본 발명은 첨부한 특허청구의 범위에서 지재된 바와 같이 제한하려한다.

Claims (11)

  1. 디스크 디바이스로부터 비트들의 스트림을 수신하기 위한 디스크 제어기에 포함되며, 다수의 데이타 바이트들에 후속되는 소정의 동기 바이트를 포함한 바이트들로 비트들의 상기 스트림을 구성하기 위한 장치에 있어서, 비트들의 상기 스트림을 표시하는 신호들을 수신하고, 수신한 상기 비트 신호들을 표시하는 다수의 출력 신호들을 발생하는 스프트레지스터 수단과; 상기소정의 동기 바이트의 상위 이진수＂1＂비트를 선택하기 위한 다수의선택 신호들을 발생하는 프로세서 수단과; 상기 프로세서 수단과 상기 시프트레지스터 수단에 연결되며, 상기 다수의 선택신호에 응답하여 상기 상위 ＂1＂비트를 선택하고 동기 선택신호를 발생하는 멀티플렉서 수단과, 상기 멀티플렉서 수단에 연결되고, 상기 동기 선택 신호에 응답하여서 상기 시프트레지스터에 기억된 각각의 바이트에 대해 1바이트 완성 신호를 발생하는 제어바이트 수단과; 상기제어바이트 수단과 상기 시프트레지스터 수단에 연결되고, 상기 다수의 출력 신호들로부터 수신된 상기 다수의 데이타 바이트들의 각각을 기억하기 위해 상기 바이트 완성신호의 각각의 발생에 대해 응답하는 제1기억수단을 포함하며, 상기프로세서 수단이 상기 다수의 선택 신호들의 다른 조합을 발생하여, 상기프로세서 수단이 다수의 동기 바이트들의 다른 동기바이트들을 나타내는 상기 다수의 출력 신호들중의 하나를 선택하도록 인에이블하는 것을 특징으로 한 디스크 제어기용 비트스트림 구성장치.
  2. 제1항에 있어서, 상기 시프트레지스터 수단이 직렬입력 단자에서 비트신호들의 상기 스트림을 수신하기 위한 시프트레지스터를 포함하는데, 상기 시프트레지스터는 상기 디스크 디바이스로부터 수신된 주기적인 비트클록 신호에 응답하여서 상기 주기적인 비트클록 신호의 각각의 상승시에 비트신호들의 상기 스트림의 각각은 상기 다수의 출력신호들의 각각에 대해 연속적으로 나타나는 것을 특징으로 한 디스크 제어기용 비트스트림 구성장치.
  3. 제2항에 있어서, 상기 프로세서 수단이, 다수의마이크로워드들을 기억하기 위한 판독전용 메모리(ROM)수단과 : 상기 ROM수단에 연결되어, 다수의 마이크로워드들을 표시하는 신호들을 독출하기 위해 상기 ROM수단이 응답하는어드레스 신호들의 시퀀스를 발생하는 마이크로시퀀서 수단과 : 상기 ROM수단에 연결되고, 상기 마이크로워드 신호들에 응답하여 다수의 ALU 신호들을 발생하는 연산논리 장치(ALU) 수단과 : 상기 ROM수단과 상기 ALU수단에 연결되고, 상기 다수의 마이크로워드 신호들과 상기 다수의 ALU신호들중의 하나에 응답하는 제2기억수단을 포함하는 것을 특징으로 한 디스크 제어기용 비트 스트림 구성장치.
  4. 제3항에 있어서, 상기 멀티플렉서 수단이 상기 제2기억수단과 상기 시프트레지스터에 연결되고 동기 선택신호를 발생하는 멀티플렉서를 포함하고, 상기 멀티플렉서는, 8비트들을 가진 상기 동기 바이트의 제7비트가 상기 시프트레지스터에기억된 때 상기 주기적인 비트클록 신호의 상승시 상기 동기 바이트의 상기 상위 이진수＂1＂비트를 수신하기 위해 상기 출력신호들중의 상기 소정의 신호를 선택하도록 상기 다수의 선택신호들에 응답하는 특징으로 하는 디스크 제어기용 비트 스트림 구성장치.
  5. 제4항에 있어서, 상기 제어바이트 수단이, 상기 멀티플렉서에 연결되어 상기 동기 선택신호와 상기 주기적인 비트클록신호의 상승구간에 응답하여 제2상태에서 제1신호를 발생하는 제3기억수단과; 상기 제3기억수단에 연결되는 비트카운터로서 상기 제2상태의 제1신호에 응답하여 소정의 카운트를 상기 비트카운터에 로우드하는 상기 비트카운터를 포함한 것을 특징으로 하는 디스크 제어기용 비트 스트림 구성장치.
  6. 제5항에 있어서, 상기 제어바이트 수단은 또한 상기 멀티플렉서를 디스에이블링하기 위해 제1상태에서 제2신호를 발생하도록, 상기 동기 신호와 상기 주기적인 비트클록 신호의 상승구간에 응답하는 것을 특징으로 한 디스크 제어기용 비트 스트림 구성장치.
  7. 제6항에 있어서, 상기 제어바이트 수단이상기 제4기억수단에 연결되는 제5기억 수단을 포함하고, 상기 제5기억 수다나은 제2상태에서 제3신호를 발생하기 위해제1상태에서 상기 제2신호에 응답하고, 상기 비트 카운터가, 상기 주기적인 비트클록 신호들을 계수하기 위해서 및 상기 각 바이트를 수신하는 상기 시프트레지스터와 동기하여 상기 바이트 완성 신호를 발생하기 위해, 상기 제2상태에서 상기 제3신호에 응답하는 것을 특징으로 한 디스크 제어기용 비트 스트림 구성장치.
  8. 제7항에 있어서, 상기 제1기억수단이 상기 시프트레지스터와 상기 비트 카운터에 연결되어서 상기 다수의 출력 신호들로부터 수신된 상기 각 바이트를 기억하도록 사익 바이트완성 신호에 응답하는 것을 특징으로 한 디스크 제어기용 비트 스트림 구성장치.
  9. 데이타 비트들을 수신하여 바이트들로 구성하기 위한 장치에 있어서, 데이타비트들의 상기 스트림을 표시하는 데이타 신호들을 수신하기 위한 제1수단으로서, 상기데이타 비트 신호들이 상기제1수단을 통해 이동될때 다수의 병렬 출력 신호들을 순차적으로 발생하는 상기 제1 수단과; 상기 다수의 병렬 출력신호들중의 소정의 하나를 선택하기 위해 상기 제1수단에 연결된 제2수단과; 상기 제2수단에 연결되고, 상기다수의 병렬출력 신호들의 상기 소정의 하나에 대해 수신되는 데이타비트들의 상기 스트림의 제1이진수 ＂1＂ 비트에 응답하여서, 데이타 비트들이 상기 스트림의 뒤따른 데이타 비트들이 상기 제1수단에 의해 수신된때 바이트 완성 신호들의 시퀸스를 발생하는 제3수단과: 상기제1수단 및 상기제3수단에 연결되고, 상기 다수의 병렬 출력 신호들로부터 수신되는 상기 바이트들의 1시퀀스를 기억하기 위해 상기 바이트완성 신호들의 상기 시퀀스에 응답하는 제4수단을 포함하고, 상기 제2수단이, 상기 제1이진수 ＂1＂비트가 상기 데이타 비트들의 스트림의 상이한 소정의 위치에 있을때, 상기 다수의 병렬 출력 신호들의 다른 하나를 선택하기 위해 제5수단으로부터의 마이크로워드신호들에 응답하는 것을 특징으로 한 데이타 비트들을 바이트들로 구성하기위한 장치.
  10. 비트들중 N개의 연속적인 '1＂비트가한 바이트를 나타내고, 바이트들중 제1바이트가 동기 바이트가 되며 그 이하의 바이트가 데이타 바이트가 되도록 한 데이타 바이트내의 비트 표시신호의 직렬 스트림으로 표시되는 정보를 구성하기 위한 장치에 있어서, (a) 기대한 특별한 종류의 동기바이트 표시를 홀딩하기위한 메모리(16) : (b) 상기 신호스트림을 수신하고, 상기 스트림으로 표시된 N개의 연속적인 비트들을 홀딩하기 위한 시프트레지스터(24) : (c) 상기메모리내에 홀드된 표시와 상기 레지스터의 비트 내용을 수신하고, 상기 표시와 상기 비트 내용간의 일치에 응답하여 상기 특별한 종류의 동기 바이트가 상기 신호 스트림내에서 검출되었다는 것을 지적하는 제1출력신호 (SYNSEL)를 발생시키기 위한 회로소자(28-2); (d) 상기 N비트의 시프트레지스터에 의한 수신을 나타내는 계수가 되었을때, 제2출력신호(BYTCMD)를 전달하기위한 상기 회로소자의 출력신호에 의한 동작을 시작하도록 제어되는 카운터회로(28-1,5,9); (e) 상기 시프티레지스터에 결합되어 상기 시프터레지스터의 내용을 기억하기 위해 상기 각각의 제2출력신호에 의해 이네이블되는레지스터(23)을 포함하는 것을 특징으로 하는 정보구성 장치.
  11. 제10항에 있어서, (i) 상기 메모리내에 홀드된 표시가 상기 특별한 종류의 동기 바이트내의 최상위 ＂1＂비트의 위치를 나타내며, (ⅱ) 상기 회로소자는상기 회로소자를 통해 상기 제1출력 신호로서 상기표시에 의해 나타내어진 비트위치에 대응하는 상기시프트레지스터내에 상기 비트위치의 내용을 게이트하기 위해 상기 표시에 의해 제어되는 것을 특징으로 하는 장치.
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