KR920000831B1 - 베리어 금속층을 이용한 반도체 소자의 다층금속층 제조방법 - Google Patents

베리어 금속층을 이용한 반도체 소자의 다층금속층 제조방법 Download PDF

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Abstract

내용 없음.

Description

베리어 금속층을 이용한 반도체 소자의 다층금속층 제조방법
제1도는 절연막위에 하부 금속층과 형성하고 감광막을 코팅한 상태의 단면도.
제2도는 감광막의 일부를 제거한 상태의 단면도.
제3도는 제2도에서 노출된 부분을 에칭하고 잔여 감광막을 제거한 상태의 단면도.
제4도는 제3도의 공정후 산화막 S.O.G막/산화막을 형성하고 감광막을 코팅한 상태의 단면도.
제5도는 제4도의 감광막의 일부를 제거한 상태의 단면도.
제6도는 제5도에서 노출된 부분을 하부 금속층이 노출될때까지 에칭하고 잔여감광막을 제거한 단면도.
제7도는 제6도의 공정후 베리어 금속층과 상부 금속층을 형성한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연막 2 : 하부 금속층
3 : 감광막(Photo-resist) 4 : 산화막(Oxide)
5 : SOG막(Spin on glass) 6 : 산화막(Oxide)
7 : 감광막 8 : 베리어(Barrier)금속층
9 : 상부 금속층
본 발명은 고집적 반도체 소자의 다층 금속층 제조방법에 관한 것으로, 특히 상부에 있는 금속층을 하부에 있는 금속층과 접속할 때 상부의 하부금속층 사이의 절연층에서 흘러나오는 수분에 의해 상·하부금속층이 부식되어 저항이 증가되는데 이 저항을 줄이기 위한 베리어 메탈을 이용하는 반도체 소자의 다층 금속층 제조방법에 관한 것이다.
일반적으로 현재 사용하는 반도체 소자의 다층금속층의 상부금속층으로 알루미늄을 사용하며 각 금속층 배선의 절연을 위해서는 화학증착법에 의한 산화막을 사용하며, 반도체 소자의 고집적화에 따라 다층금속 배선층간의 굴곡이 더욱 심하게 발생됨으로 상부금속층과 하부금속층 사이에 SOG막(Spin on glass)을 사용하여 평탄화 공정을 진행하였다. 이와같은 SOG막을 사용하는 경우 SOG막을 코팅시킨 후 경화를 시켜야 하는데, 경화온도는 하부의 기판과 확산층 또는 금속층을 보호하기 위해 420℃이상으로 온도를 올리지 못하므로 SOG막에 수분이 남아있게 되는 문제점이 발생한다.
따라서, 상부에 형성되는 금속층을 하부의 금속층에 접속하기 위하여 콘택 홈을 형성할 경우에는 SOG막에서 수분(H2O)이 유출된다. 이러한 수분은 상층금속층인 알루미늄을 증착할때 수분과 알루미늄과 반응해 산화알루미늄(Al2O3)의 절연물질이 형성되어, 상부금속층과 하부금속층이 접촉되는 부분에 쌓여 콘택저항(Contack resistance)을 높혀 소자의 전도성을 저하시키는 원인이 되었다.
따라서, 본 발명은 상기한 높은 콘택저항을 낮추기 위하여 베리어 금속층(Barrier Metal)을 상부의 금속층을 증착하기 전에 형성하는 반도체 소자의 다층금속층 제조방법을 제공하는데 그 목적이 있다.
즉, 하부금속층을 증착한 후에 패턴공정으로 패턴화하고, 그 상부에 산화막을 증착하고 산화막 상부에 SOG막을 코팅하고 초기, 증기 및 후기 경화를 실시한 다음, 다시 SOG막 상부에 산화막을 증착한 다음 상부금속층을 하부금속층에 접속하기 위해 콘택 홈을 형성하고 그 상부에 수분과 반응이 되지 않는 베리어 금속층을 증착한 후 그 상부에 상부금속층을 증착한다.
본 발명에 의하면, 하부 및 상부금속층으로 알루미늄을 사용하고, 콘택홈 측벽의 SOG막으로부터 발생되는 물과 반응하여 산화알루미늄(Al2O3)를 만들어 콘택저항이 증대되는 것을 방지하도록 물과 반응되지 않는 베리어 금속층을 먼저 형성하고 그 상부에 상부금속층을 형성하는 것으로 콘택저항을 줄일 수 있는 특징이 있다.
이하, 첨부된 도면을 참고하여 상세히 설명하기로 한다.
제1도는 실리콘기판 상의 절연막(1)에 하부금속층(2) 예를들어 알루미늄을 증착하고 패턴화하기 위해 감광막(3)을 도포한 상태의 단면도이다.
제2도는 상기 공정후에 마스크패턴 공정으로 감광막(3)의 “A”부분에 빛을 인가하여 빛이 도달되는 부분만 제거한 상태의 단면도이다.
제3도는 노출된 하부금속층(2)을 반도체 에칭 기술에 의해 일정 부분 제거하고 잔여감광막을 전부 제거한 상태의 단면도이다.
제4도는 상기 하부금속층(2) 상부에 절연막으로 산화막(4)을 얇게 형성하고, 다시 SOG막(5)을 코팅하여 하부금속층(1)이 제거된 부분을 평탄하게 한 후, SOG막(5)을 경화시키기 위하여 초기 경화(150℃,60분), 중기경화(250℃,60분) 및 후기 경화(450℃,60분)을 실시한 다음, SOG막(5) 상부에 산화막(6)으로 형성하고, 그 상부에 감광막(7)을 도포한 상태의 단면도이다. 상기 SOG막(5)은 폴리이미드(Polyimide) 또는 폴리아마이드 애시드(Polyamide Acide)등으로도 대체할 수 있다.
제5도는 상기 감광막(7)의 일정부분 “B”에만 빛을 인가해 빛이 도달되는 부분의 감광막(7)을 제거한 상태의 단면도이다.
제6도는 상기 감광막(7)이 제거된 부분의 산화막(6), SOG막(5) 및 산화막(4)을 제거하여 콘택홈을 형성하고, 남아있는 감광막(7)을 제거한 상태의 단면도이다. 여기서 콘택홈 측벽의 노출된 SOG막(5)에서 경화가 완전하게 되지 않을 경우 수분이 흘러나오게 된다.
제7도는 상기 공정후에 베리어 금속층(8)으로 Ti, Ta, TiN, TiW중 어느한 물질을 상기 제거공정에 의해 노출되는 하부층금속층(2)과 산화막(6)상부에 얇게 증착시킨 다음, 상기 베리어 금속층(8)상부에 상부금속층(9)을 증착하여 상부금속층(9)을 하부금속층(2)에 접속시킨 상태의 단면도이다.
상기 공정의 하부금속층(2)과 상부금속층(9)사이의 절연막으로 산화막(4), SOG막(5) 및 산화막(6) 구조의 3중층 대신에 산화막(4), SOG막(5)의 2중 구조로 형성할 수도 있고 또는 SOG막(5), 산화막(6)의 2중층구조로 형성할 수도 있다.
상기한 바와같이 SOG막을 이용하여 평탄화시키는 반도체 소자에서 본 발명의 베리어 금속층을 이용하게 되면 콘택저항을 감소시켜 반도체 소자의 전도성 및 신뢰성을 높일 수 있다.

Claims (2)

  1. 실리콘 기판상부에 절연막을 형성하고 절연막 상부에 패턴된 하부금속층을 형성하고 그 상부에 SOG막을 이용한 다층의 절연막을 형성하고, 하부금속층에 상부금속층을 접속하기 위하여 일정부분의 다층절연막을 제거하여 콘택홈을 형성하고 노출된 하부금속층과 다층절연막 상부에 상부금속층을 형성하여 하부금속층에 접속시키는 반도체소자의 다층배선 공정방법에 있어서, SOG막으로부터 수분이 흘러나와 콘택홈에서 하부 및 상부금속층과 반응하여 콘택저항이 증가되는 것을 방지하기 위하여, 상기의 다층의 절연막을 형성하고 하부금속층에 상부금속층을 접속하기 위하여 일정부분 제거하여 콘택홈을 형성한 후에, 상기 다층절연막 상부와 노출된 하부금속층에 수분과 반응하지 않는 베리어(Barrier)금속층을 얇게 형성하는 단계와, 상기 베리어 금속층 상부에 상부금속층을 형성하여 접속하는 공정으로 이루어지는 것을 특징으로 하는 베리어 금속층을 이용한 반도체 소자의 다층금속층의 제조방법.
  2. 제1항에 있어서, 상기 베리어 금속층은 Ti, Ta, TiN, TiW중 어느한 물질로 형성하는 것을 특징으로 하는 베리어 금속층을 이용한 반도체소자의 다층금속층의 제조방법.
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