KR920000407Y1 - Sampling data conversion circuit of dat system - Google Patents
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Abstract
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Description
제1도는 셈플링 데이타 변환 테이블도.1 is a sampling data conversion table.
제2도는 본 고안에 따른 회로도.2 is a circuit diagram according to the present invention.
제3도는 본 고안에 따른 제1도의 조합회로(10)의 구체회로도.3 is a detailed circuit diagram of the combination circuit 10 of FIG. 1 according to the present invention.
제4도는 본 고안에 따른 타이밍도.4 is a timing diagram according to the present invention.
본 고안은 DAT시스템에서의 샘플링 데이타 변환회로에 관한 것으로, 특히 16비트 데이타를 12비트로 변환 할 수 있는 회로에 관한 것이다.The present invention relates to a sampling data conversion circuit in a DAT system, and more particularly, to a circuit capable of converting 16-bit data into 12 bits.
일반적으로 DAT시스템의 모드중 32KHZ 샘플링 모드에서 LP(Long play), 4CH(Channel)를 이용할 시에는 오디오 데이타를 제1도의 테이블과 같은 포멧으로 12비트의 데이타로 변환시켜야 한다. 상기 변환기술은 DAT시스템 뿐만 아니라 일반 디지탈 오디오 시스템에서 데이타 압축을 위해 이용되기도 한다.In general, when using LP (Long Play) or 4CH (Channel) in the 32KHZ sampling mode of the DAT system mode, audio data should be converted into 12-bit data in the same format as the table of FIG. The conversion technique is also used for data compression in general digital audio systems as well as DAT systems.
그러나 종래의 DAT시스템에서는 48KHZ, 44.1KHZ, 33KHZ의 샘플링 주파수를 사용하여 16비트를 12비트로 변환시켜 왔었으나 현 DAT에서는 32KHZ의 샘플링 모드에서 동작하는 LP 및 4CH의 기능이 없었으므로 이에 이용할 수 없는 문제점이 있었다.However, in the conventional DAT system, 16 bits are converted to 12 bits using sampling frequencies of 48KHZ, 44.1KHZ, and 33KHZ. However, the current DAT does not have the functions of LP and 4CH operating in the 32KHZ sampling mode. There was this.
따라서 본 고안의 목적은 DAT시스템에서 32KHZ의 LP 및 4CH모드에서 사용되는 16비트 오디오 샘플링워드를 12비트로 변환할수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of converting a 16-bit audio sampling word used in LP and 4CH modes of 32KHZ into a 12-bit in a DAT system.
이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 고안에 따른 회로도로서, A/D데이타단(1)으로 직렬로 입력되는 오디오 16비트 디지탈 데이타를 샘플링클럭단(2)으로 입력되는 32KHZ샘플링클럭 신호에 따라 쉬프트하여 출력하는 제1쉬프트 레지스터(REGA)와, 상기 샘플링클럭단(2)으로 입력되는 32KHZ클럭에 따라 쉬프트로드/클럭 및 제어신호를 발생하는 쉬프트 클럭신호 발생신호(20)와 상기 쉬프트 클럭신호 발생신호(20)에서 발생하는 쉬프트 클럭과 로드단(LD)의 로딩신호에 의해 제1쉬프트 레지스터(REGB)의 출력데이타를 병렬로 쉬프트하는 제2쉬프트 레지스터(REGB)와, 상기 제2쉬프트(REGB)의 출력단(b1-b6)의 출력과 출력단(b0)의 출력을 익스클루시브오아게이트(EXO1-EXO5)에서 배타적으로 논리합하는 제1수단과, 상기 제1수딘(100)의 출력을 조합하여 출력단(Q1-Q3)으로 출력하는 조합회로(10)와, 상기 제2쉬프트 레지스터(REGB)의 출력단(b5-b7)의 출력을 제1입력으로 하고 상기 조합회로(10)의 출력단(Q1-Q3)의 출력과 상기 제2쉬프트 레지스터(REGB)출력단(b0)의 출력을 익스크루시브오아게이트(EXO7-EXO9)에서 배타적으로 논리합하여 제2입력으로 하며, 상기 쉬프트 클럭 발생회로(20의 출력단 (Q1,Q2)의 출력을 논리합하는 상기 제2수단(200)의 오아게이트(OR1)의 출력단의 상태에 따라 상기 제1입력신호 또는 제2입력 신호를 선택하여 출력하는 멀티플렉서(MUX)와, 상기 쉬프트 클럭 발생회로(20)의 발생클럭단(CKb)의 출력클럭을 인버터(N10)에서 반전하여 상기 제2쉬프트 레지스터(REGB)의 출력단(b0)의 출력신호와 상기 멀티플렉서(MUX)의 출력을 래치하는 플립플롭(F/F)과, 상기 발생클럭단 (CKb)의 입력클럭에 따라 상기 플립플롭(F/F)의 출력과 상기 제2쉬프트 레지스터 (REGB)의 출력단(b8-b15)의 출력을 12비트 데이타로 래치하여 출력하는 래치회로 (LEH)로 구성된다.FIG. 2 is a circuit diagram according to the present invention. The first circuit shifts and outputs audio 16-bit digital data input to the A / D data stage 1 in accordance with a 32KHZ sampling clock signal input to the sampling clock stage 2. In the shift register (REGA) and the shift clock signal generation signal 20 and the shift clock signal generation signal 20 for generating a shift load / clock and a control signal according to the 32KHZ clock input to the sampling clock stage 2 The second shift register REGB for shifting the output data of the first shift register REGB in parallel according to the generated shift clock and the loading signal of the load stage LD, and the output end b of the second shift REGB. 1- b 6 ) combines the output of the output terminal (b 0 ) exclusively at the exclusive oragate (EXO 1 -EXO 5 ) with the output of the first sudine (100) Combination circuit 10 for outputting to the output terminals (Q 1 -Q 3 ) And an output of the output terminals b 5- b 7 of the second shift register REGB as a first input, an output of the output terminals Q1-Q3 of the combination circuit 10, and the second shift register REGB. The output of the output stage (b 0 ) is exclusively ORed at the exclusive oragate (EXO 7 -EXO 9 ) to form a second input, and the output of the output stages (Q1, Q2) of the shift clock generation circuit (20) is OR. Generation of the multiplexer MUX for selecting and outputting the first input signal or the second input signal according to the state of the output terminal of the OR gate OR1 of the second means 200 and the shift clock generation circuit 20. A flip-flop (F / F) which inverts the output clock of the clock terminal CKb in the inverter N10 to latch the output signal of the output terminal b 0 of the second shift register REGB and the output of the multiplexer MUX. And the output of the flip-flop F / F and the second shift in accordance with the input clock of the generation clock stage CKb. The output of the output stage (b 15 -b 8) of the register (REGB) consists of a latch circuit (LEH) for latching and outputting the 12-bit data.
제3도는 본 고안에 따른 제1도의 조합회로(10)의 구체회로도로서, 상기 제1도의 제1수단(200)의 익스클루시브오아게이트(EXO1-EXO4)의 출력단을 노아게니트 (NO1)의 입력단에 연결하고, 상기 노아게이트(NO1)의 출력단에 인버터(N1)을 연결하며, 상기 익스클루시브 오아게이트(EXO1-EXO2)의 출력단을 반전하여 낸드게이트 (NA1)의 입력단에 연결하고, 상기 익스클루시브 오아게이트(EXO2-EXO3)의 출력을 반전하여 낸드게이트(NA1)의 입력단에 연결하며, 상기 익스클루시브오아게이트 (EXO5-EXO6)의 출력단을 오아게이트(OR2)의 입력단에 연결하고, 상기 오아게이트 (OR2)의 출력단 낸드게이트(NA1)의 입력단에 연결하며, 상기 익스클루시브 오아게이트 (EXO1-EXO6)의 출력단을 낸드게이트(NA2,NA3)및 앤드게이트(AN1,AN2)노아게이트(NO2)의 입력단에 연결하고, 상기 앤드게이트(AN1,AN2)의 출력단을 노아게이트(NO2)의 입력단에 연결함과 동시에 상기 노아게이트(NO2)의 출력을 인버터 (N2)에서 반전하여 낸드게이트(NA2)의 입력단에 연결하며, 상기 낸드게이트(NA2)의 출력단을 낸드게이트(NA3)의 입력단에 연결된다.3 is a detailed circuit diagram of the combination circuit 10 of FIG. 1 according to the present invention, and the output terminal of the exclusive oar gate EXO 1- EXO 4 of the first means 200 of FIG. NO 1 ), the inverter N 1 is connected to the output terminal of the NOA gate (NO 1 ), and the NAND gate NA 1 by inverting the output terminals of the exclusive oragate (EXO 1 -EXO 2 ). ) Is connected to the input terminal of the NAND gate NA1 by inverting the output of the exclusive OA gates (EXO 2 -EXO 3 ), and connecting the input terminal of the NAND gate (EXO 5 -EXO 6 ). An output terminal is connected to an input terminal of the OR gate OR2, an output terminal of the output terminal NAND gate NA1 of the OR gate OR2 is connected, and an output terminal of the exclusive O gates EXO 1 to EXO 6 is connected to the NAND gate. (NA2, NA3) and AND gates (AN1, AN2) are connected to the input terminals of the NOA gate (NO2), and The output terminal of the gates AN1 and AN2 is connected to the input terminal of the NOA gate NO2, and the output of the NOA gate NO2 is inverted in the inverter N2 and connected to the input terminal of the NAND gate NA2. An output terminal of the gate NA2 is connected to an input terminal of the NAND gate NA3.
제4도는 본 고안에 따른 타이밍도로서, (4a)는 기준샘플링신호 파형이고, (4b)는 상기 (4a)를 32배한 샘플링 신호파형이며, (4c)는 쉬프트클럭 발생회로(20)의 클럭발생단(CKa)의 발생클럭 파형이고, (4d)는 쉬프트 클럭 파형이며, (4e)는 쉬프트클럭 발생회로(20)의 클럭발생단(CKb)의 발생클럭 파형이고, (4f)는 쉬프트클럭 발생회로(20)의 로딩신호 파형이다.4 is a timing diagram according to the present invention, where 4a is a reference sampling signal waveform, 4b is a sampling signal waveform 32 times the number of 4a, and 4c is a clock of the shift clock generation circuit 20. A generation clock waveform of the generation stage CKa, 4d is a shift clock waveform, 4e is a generation clock waveform of the clock generation stage CKb of the shift clock generation circuit 20, and 4f is a shift clock. This is a loading signal waveform of the generation circuit 20.
따라서 본 고안의 구체적일 실시예를 제1-4도를 참조하여 상세히 설명하면, 제1도에서와 같이 제1쉬프트 레지스터(REGA)의 A/D데이타단(1)으로 입력된 16비트의 데이타 값을 입력되는 입력 쉬프트 클럭에 따라 쉬프트하고 제2쉬프트 레지스터 (REGB)에서 병렬로 쉬프트하고 조합회로(10)과 제1,2수단(100,200)을 통해 멀티플렉서(MUX)에서 선택되고 래치회로(LEH)에서 래치되어 12비트로 변환하기 위해 최상위 비트인 부호비트를 제외한 상위6비트 값에 따라 12비트상위 3비트는 다음 표 1과 같이 나타난다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 1 to 4, and 16-bit data input to the A / D data stage 1 of the first shift register REGA as shown in FIG. The value is shifted according to the input shift clock input, shifted in parallel in the second shift register (REGB) and selected in the multiplexer (MUX) through the combination circuit 10 and the first and second means (100, 200) and the latch circuit (LEH). In order to be converted to 12 bits, the upper 12 bits of the 12 bits are shown in Table 1 according to the upper 6 bits except the sign bit.
[표 1]TABLE 1
(12bit) (16bit)(12bit) (16bit)
b1= b1+b2+b3+b4………………(1)b 1 = b 1 + b 2 + b 3 + b 4 . … … … … … (One)
b2= b1+b2+b3+b4+(b5+b6) ………………(2)b 2 = b 1 + b 2 + b 3 + b 4 + (b 5 + b 6 ). … … … … … (2)
b3= b1+b2(b3+b4b5+b4b6) ………………(3)b 3 = b 1 + b 2 (b 3 + b 4 b 5 + b 4 b 6 ). … … … … … (3)
그런데 위 표에서 □부분의 12비트는 실제로 001값이 되지않고 15비트 데이타의 b5,b6,b7이12비트데이타 b1,b2,b3값이 된다.In the above table, the 12 bits of □ are not actually 001, but b 5 , b 6 , and b 7 of the 15-bit data are the 12-bit data b 1 , b 2 , and b 3 .
또한 16비트 오디오 데이타는 2'콤플리멘트코드로 되어 있어 ±절대치 값은 서로 반전관계가 있다.In addition, 16-bit audio data is composed of 2 'complement codes, and the absolute values are inversely related to each other.
최상위 비트는 부호비트로 0:+, 1:-를 나타낸다.The most significant bit is a sign bit indicating 0: + and 1:-.
제3도의 조합회로(10)는 부호비트가 0인 즉 +값에 대해 구성된 회로이므로 부호비트가 1인 즉 -값에도 적용하기 위해서 익스클루시브 오아게이트를 사용하였다.Since the combination circuit 10 of FIG. 3 is a circuit configured for a + value with a sign bit of 0, an exclusive oragate is used to apply to a sign value of 1 with a value of-.
A/D데이타단(1)으로 직렬로 입력되는 디지탈 데이타는 샘플링 클럭단(2)으로 입력되는 32KHZ의 (4b)와 같은 샘프링 클럭에 의해 제1쉬프트 레지스터 (REGB)에서 쉬프트된다.Digital data input in series to the A / D data stage 1 is shifted in the first shift register REGB by a sampling clock such as (4b) of 32KHZ input to the sampling clock stage 2.
상기 제1쉬프트 레지스터(REGA)의 출력데이타는 쉬프트클럭 발생회로(20)에 입력되어 상기 샘플링클럭단(2)의 입력클럭에 따라 발생되는 제2쉬프트 레지스터(REGB)의 로딩 및 (4e)쉬프트 클럭에 의해 제2쉬프트 레지스터(REGB)에서 병렬로 쉬프팅된다.The output data of the first shift register (REGA) is input to the shift clock generation circuit 20 to load the second shift register (REGB) generated according to the input clock of the sampling clock stage (2) and (4e) shift. The clock is shifted in parallel in the second shift register REGB.
상기 제2쉬프트 레지스터(REGB)의 출력단(b8-b15)의 출력이 래치회로(LEH)에 입력되며, 상기 제2쉬프트 레지스터(REGB)의 출력단(bO)의 출력이 부호비트로 익스클루시브 오아게이트(EXO1-EXO6)의 입력단으로 공통으로 입력되고, 상기 출력단 (b1-b6)의 상태가 각각 익스클루시브 오아게이트(EXO1-EXO6)의 입력되어 서로 배타적으로 논리합된다.The output of the output terminals b 8- b 15 of the second shift register REGB is input to the latch circuit LEH, and the output of the output terminal bO of the second shift register REGB is exclusive with a sign bit. The input terminals of the OA gates EXO 1 to EXO 6 are commonly input, and the states of the output terminals b 1 to b 6 are input to the exclusive OA gates EXO 1 to EXO 6, respectively, and are mutually exclusive. .
이 출력이 제3도와 같은 상기 조합회로(10)에 각각 입력되어 조합되며, 상기 조합회로(10)의 출력단(Q1-Q3)의 출력과 쉬프트클럭 발생회로(20)의 출력단(Q1-Q3)의 출력이 익스클루시브 오아게이트(EXO7-EXO9)에 입력된다.These outputs are respectively input to the combination circuit 10 as shown in FIG. 3 and combined, and the outputs of the output terminals Q1-Q3 of the combination circuit 10 and the output terminals Q1-Q3 of the shift clock generation circuit 20 are combined. The output of is input to the exclusive oragate (EXO 7 -EXO 9 ).
그리고 상기 조합회로(10) 및 쉬프트클럭 발생회로(20)의 출력단(Q2,Q3)의 상태에 따라 오아게이트(OR)를 통해 멀티플렉서(MUX)의 선택을 제어하여 상기 익스클루시브 오아게이트(EXO7-EXO9)의 출력과 제2쉬프트 레지스터(REGB)의 출력을 선택한다.In addition, the selection of the multiplexer MUX is controlled through the OR gate according to the state of the output terminals Q2 and Q3 of the combination circuit 10 and the shift clock generation circuit 20 to control the exclusive OG EXO. 7 -EXO 9 ) and the output of the second shift register (REGB) are selected.
즉, 12비트의 b1,b2,b3로 변환값에 따라 16비트의 데이타를 쉬프트 펄스수 만큼 쉬프트시킨 후 하위 8비트를 12비트의 8비트로 결정한다.That is, after shifting 16 bits of data by the number of shift pulses according to the conversion value of 12 bits of b 1 , b 2 , and b 3 , the lower 8 bits are determined as 8 bits of 12 bits.
쉬프트클럭 발생기(20)는 제4도의 (4d)에서와 같이 펄스가 0에서부터 6개까지 발생할 수 있도록 만들어 준다.The shift clock generator 20 makes it possible to generate 0 to 6 pulses as shown in (4d) of FIG.
제4도에서는 6개 쉬프트 클럭이 된 예를 보였다. 멀티플렉서(MUX)는 앞에서 설명한 바와같이 16비트의 값중 b1-b6값이 모두 “0”인 경우에는 표 1에서와 같이 12비트의 b1-b3가 001에 아니고 16비트 데이타의 b5-b7이 되기때문에 쉬프트 펄스수가 0조건인 b1,b2,(12bit)가 00일때이므로 오아게이트(OR1)의 출력에 의해 멀티플렉서 (MUX)의 선택된다.4 shows an example of six shift clocks. A multiplexer (MUX) when values: b 1 -b 6 value of 16 bits are all "0" as described above is not a 12 bit b 1 -b 3 is 001, as shown in Table 1 of the 16-bit data b 5 -b is selected in the multiplexer (MUX) by the output of the Iowa gate (OR1) since the b 1, b 2, (12bit ) shift pulse number is 0 when the conditions of 00 since the 7.
제4도에서 보듯이 디지탈 데이타가 제2도의 제1쉬프트 레지스터(REGA)에 fs(sampling frequency)한 주기에 2개의 16비트 데이타가 입력된다. 따라서 fs의 에지때마다 새로운 16비트 데이타를 쉬프트클럭 발생기(20)의 클럭단(CKb)의 (1)번째 펄스로 제2쉬프트 레지스터(REGB)에 로드한다. 상기 로드된 16비트 데이타의 bO(single bit)와 b1-b7값에 따라 조합회로(10)와 멀티플렉서(MUX)및 익스클루시브 오아게이트(EXO1-EXO9)로 구성된 회로에 따라 멀티플렉서(MUX)의 Q1-Q3값과 bO(16bit의 부호비트)쉬프트 클럭 발생기(20)의 클럭발생단(CKa)의 하강에지는 플립플롭(F/F)에 일시 저장한 후 쉬프트클럭 발생기(20)는 조합회로(10)의 출력단 (Q1-Q3)의 출력에 따라 클럭발생단(CKb)의(4e)와 같은 쉬프트 클럭 펄스에 따라 제2쉬프트 레지스터(REGB)의 데이타가 쉬프트된 후 클럭발생단(CKa)의 상승에지에서 래치회로(LEH)에 상기 플립플롭(F/F)의 출력단(Q1-Q3)과 제2쉬프트 레지스터 (REGB)의 출력단(b8-b15)의 출력이 입력되어 12비트 데이타로 변환된다. 상기 래치회로(LEH)에 12비트 데이타 로드됨과 동시에 제1쉬프트 레지스터(REGA)에 새롭게 채워진 16비트 데이타가 제2쉬프트 레지스터(REGB)에 로드된다.As shown in FIG. 4, two 16-bit data are input in a period in which digital data is fs (sampling frequency) into the first shift register REGA of FIG. Therefore, at the edge of fs, new 16-bit data is loaded into the second shift register REGB as the (1) th pulse of the clock terminal CKb of the shift clock generator 20. A multiplexer according to a circuit consisting of a combination circuit 10, a multiplexer (MUX), and an exclusive oar gate (EXO 1 -EXO 9 ) according to the single bit and b 1 -b 7 value of the loaded 16-bit data. The Q1-Q3 value of (MUX) and the falling edge of the clock generator stage CKa of the shift clock generator 20 are temporarily stored in the flip-flop F / F, and then the shift clock generator 20 ) Is generated after the data of the second shift register REGB is shifted according to the shift clock pulse, such as 4e of the clock generator CKb, according to the output of the output terminals Q1-Q3 of the combination circuit 10. a latch circuit (LEH) with the rising edge of the stage (CKa) output is the input of the output stage (b 15 -b 8) of the output stage (Q1-Q3) and the second shift register (REGB) of said flip-flop (F / F) To 12-bit data. The 12-bit data is loaded into the latch circuit LEH and the 16-bit data newly filled in the first shift register REGA is loaded into the second shift register REGB.
상술한 바와같이 16비트 오디오 샘플링 데이타를 12비트 데이타로 변환하는 DAT시스템에서 32KHZ의 LP및 4CH모드에 용이하게 적용할 수 있는 이점이 있다.As described above, in the DAT system for converting 16-bit audio sampling data into 12-bit data, there is an advantage that it can be easily applied to LP and 4CH modes of 32 KHZ.
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Family
ID=19289910
Family Applications (1)
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|---|---|---|---|
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-
1989
- 1989-09-08 KR KR2019890013297U patent/KR920000407Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910006524U (en) | 1991-04-25 |
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