KR920000362B1

KR920000362B1 - 회로 테스트용 카운터회로

Info

Publication number: KR920000362B1
Application number: KR1019890013325A
Authority: KR
Inventors: 조영수
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1989-09-12
Filing date: 1989-09-12
Publication date: 1992-01-11
Also published as: KR910007282A

Abstract

내용 없음.

Description

회로 테스트용 카운터회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

본 발명은 카운터회로에 관한 것으로, 특히 칩(Chip) 테스트를 위한 테스트 벡터를 줄이고 가제이성(Controllability)을 향상시킨 회로 테스트용 카운터회로에 관한 것이다. 종래의 칩테스트를 위한 회로는 제1도와 같이 구성되어 사용하였다. 제1-n플립플롭(F/F1-F/Fn)과 제1-n논리조합회로(L1-Ln)로 구성된다. 상기 제1-n논리조합회로(L1-Ln)의 입력단(Q0-Qn-1)의 소정 입력을 받아 조합한 후 상기 논리 조합회로(L1-Ln1)의 출력단을 제1-n플립플롭(F/F1-F/Fn)의 입력 데이타단(D0-Dn)에 연결하고 상기 제1-n논리조합회로(L1-Ln)의 출력을 계수 펄스단(23)을 통해 입력되는 펄스에 따라 제1-n플립플롭(F/F1-F/Fn)에서 래치하여 칩테스트를 위한 카운트 출력을 얻어 내도록 되어 있다.

상기 제1-n플립플롭(I/I1-F/Fn) 입력은 계수펄스단(23)의 입력펄스가 입력되기전의 제1-n플립플롭(F/F1-F/Fn)의 입력으로 입력되는 제1-n논리조합회로(L1-Ln)의 출력에 의해 값이 결정되어 입력되어지며, 계수펄스단(23)의 계수펄스가 입력되면 결정된 값에 의해(제1-n플립플롭F/F-F/Fn)의 출력단(Q0-Qn) 출력값이 결정된다. 상기 제1-n플립플롭(F/F-F/Fn)의 출력들은 무게들 같고 있다. 즉 Q0⇒2°, Q1⇒2', …Qn-1⇒2^n-1의 무게를 갖는다.

계수펄스의 입력수에 따라 다음 표 1와 같이 Q0-Qn-1값이 변한다.

[표 1]

상기한 바와같이 최종단 즉 제n플립플롭(I/Fn)을 동작시키면 계수펄수는 i≥2^n-1이어야 한다. 예를들면 12단 카운터의 경우, 입력펄스 수는 2¹¹-2048이상이어야 12번째단의 제12플립플롭(F/F12)이 동작된다.

ASIC 설계시 칩 테스트를 위한 테스트 벡터수는 회전 전체의 상태수와 같으며, 일반적으로 카운터의 회로일 경우 F/F CLK 펄스수의 2배가 된다. 따라서 n단 플립플롭에 필요한 테스트 벡터수는 2^n-1×2=2ⁿ이 된다. 테스트 벡터수의 증가는 개발비용의 부담을 가중시키며, ASIC을 테스트 하는데에도 시간이 걸려서 경제적이지 못하는 문제점이 있었다.

따라서 본 발명의 목적은 칩 테스트를 위한 테스트 벡터수를 줄이고 가제어성(Controll ability)을 향상시킬 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로써, 제1-n논리조합회로(L1-Ln)에서 논리조합 신호를 발생하고 제1-n플립플롭(F/F1-F/In)을 통해 칩 테스트 카운팅 신호를 출력하도록 구성하고, 상기 제1-n논리조합회로(L1-Ln)의 출력단을 제1-n선택기(SEL1-SELn)의 제2입력단(B)에 연결하고, 선택신호단(22)을 상기 제1-n선택기(SEL1-SELn)의 선택단(S)에 연결하며, 상기 시험데이타단(21)을 제1-n선택기(SEL1)의 제1입력단(A)에 연결하고, 상기 제1플립플롭(F/F1)의 출력단(Q0)을 상기 제2선택기(SEL2)의 제1입력단(A)에 연결하며, 상기 방식으로 이전 플립플롭의 출력단을 다음 선택기의 제1입력단(A)에 연결되도록 구성된다.

따라서 본 발명의 구체적 일실시예를 제2도를 참조하여 상세히 설명하면, 제2도에서 제1-n선택기(SEL1-SELn)가 없으면 보통의 계수기가 되지만 제1-n논리조합부(L1-Ln)의 출력과 제1-n플립플롭(I/F1-F/Fn)의 입력단(D) 사이에 제1-n선택기(SEL1-SELn)를 부가시키면 제1-n선택기(SEL1-SELn)의 선택단(S)의 입력조건에 따라 제1선택기(SEL1-SELn)의 출력은 제1,2입력단(A, B)과 연결되어 쉬프트레지스터 및 카운터로 동작을 한다.

상기 카운터 기능의 동작은 선택신호 조건을 제1-n선택기(SEL1-SELn)의 제2입력단(B)입력조건으로 하면 일반적인 카운터로 동작된다. 즉, 제1-n플립플롭(F/I1-I/Fn)들의 초기조건이 모두“0”이라고 한다면 계수펄스의 갯수에 따라 제1-n플립플롭(F/F-I/Fn)의 출력단(Q0)-(Qn-1)에 계수결과 값이 출력된다.

상기 쉬프트레지스터 기능의 동작은 선택신호 조건을 제1-n선택기(SEL1-SELn)의 제1입력단(A)의 입력조건으로 하면 쉬프트레지스터로 동작된다. 즉, 데이타 길이가 n인 시험데이타를 n개의 계수펄스 위상에 맞추어 입력시키면 이 데이타는 제1-n플립플롭(F/F1-I/Fn)들의 출력단(Q0)-(Qn-1)에 나타난다.

따라서 시험방법을 구체적으로 기술한다. 각 논리소자의 양부를 검사하기 위해서는 논리소자의 모든 입력조건을 변화시켜 예상되는 출력이 나오는가를 확인해야 한다. 길이가 n인 시험데이타를 계수펄스에 의해 제1-n플립플롭(F/I1-I/Fn)에 시킨후 선택신호단(S)의 선택신호를 제1-n선택기(SEL1-SELn)의 제2입력단(B)으로 입력하여 선택해 놓고, 계수펄스 1개를 가하면 제1-n플립플롭(F/F1-F/Fn)에 로딩됐던 데이타는 1이 증가된다. 즉, 제1-n플립플롭(F/F1-F/Fn)의 출력단(Q0)-(Qn-1)의 값이 1이 증가된다. 증가된 값이 맞는가를 확인한다.

길이가 n인 두번째 시험데이타를 입력시킨 후 앞의 방법과 마찬가지로 시험한 후 결과를 확인한다. 모든 제1-n논리조합회로(L1-Ln) 시험을 하기 위해서는 n개의 시험데이타가 필요하다. 다음표는 12단 상승카운터일 경우의 입력시험데이타와 예상 결과를 하기 표 2와 같이 나타낸 것이다.

[표 2]

상기 표 2에서와 같이 이 결우 총 입력데이타 수는 144개이다. 따라서 테스트 벡터수는 입력데이타를 로딩시키는데 144개의 계수펄스가 필요하고, 1증가를 위한 12개의 계수펄스가 필요하므로 156×2개 즉 312개가 된다. 일반적으로 n단 카운터일 경우 필요한 테스트 벡터수는 {n(시험데이타 길이)×n(시험데이타수)+n(1증가 혹은 감소를 위한 계수펄스)}×2=n(n+1)×2가 된다.

상술한 바와같이 12단 카운터일 경우 종래 방법대로 라면 2¹²=4096개의 테스트 벡터가 필요하지만 본 방법에 의하면 312개의 테스트 벡터가 필요하므로 ASIC 개발비용을 절감시킬 수 있으며 ASIC 양산시 칩의 출하검사 시간을 줄일수 있는 이점이 있다.

Claims

제1-n논리조합회로(L1-Ln)에서 논리조합 신호를 발생하고 제1-n플립플롭(F/F1-F/In)을 통해 칩 테스트 카운팅신호를 출력하도록 구성된 카운터 회로에 있어서, 상기 제1-n논리조합회로(L1-Ln)의 출력단을 제1-n선택기(SEL1-SELn)의 제2입력단(B)에 연결하고, 선택신호단(22)을 상기 제1-n선택기(SEL1-SELn)의 선택단(S)을 연결하며, 상기 시험데이타단(21)을 제1-n선택기(SEL1)의 제1입력단(A)에 연결하고, 상기 제1플립플롭(F/F1)의 출력단(Q0)을 상기 제2선택기(SEL1)의 제1입력단(A)에 연결하고, 상기 방식으로 이전 플립플롭의 출력단을 다음 선택기의 제1입력단(A)에 연결되도록 함을 특징으로 하는 회로 테스트용 카운터회로.