Claims (10)
다중 포트, 및 상기 다중 포트간에 통신 능력을 제공하기 위한 각각의 상기 포트 사이에 있는 전 크로스바 연결성을 갖는 데이타 네트워크, 제1제어 버스, 및 상기 데이타 네트워크상에 있는 최소한 2개의 포트에 각각 연결되고, 상기 제1제어버스에 각각 연결되는 다수의 신호처리 클러스터를 포함하는 것을 특징으로 하는 신호처리기 구조.Each connected to a multiple port, and a data network having full crossbar connectivity between each of said ports for providing communication between said multiple ports, a first control bus, and at least two ports on said data network, And a plurality of signal processing clusters each connected to the first control bus.
제1항에 있어서, 각각의 신호 처리 클러스터가 상기 제1제어 버스에 연결된 시스템 제어 처리기, 상기 시스템 제어 처리기에 연결된 제2제어 버스, 상기 제2제어 버스에 의해 상기 시스템 제어 처리기에 연결된 상기 포트들중의 한 포트와, 상기 데이타 네트워크에 있는 상기 포트들중의 2개의 포트에 연결된 상기 포트들중의 2개 포트를 가진 다중 포트를 갖는 글로발 벌크 메모리, 및 상기 제2 제어 버스에 의해 상기 시스템 제어처리기에 각각 연결되고, 상기 글로발 벌크 메모상에 있는 포트들중의 한 포트에 각각 연결되는 다수의 기능 처리 소자를 포함하는 것을 특징으로 하는 신호 처리기 구조.2. The system of claim 1, wherein each signal processing cluster is a system control processor coupled to the first control bus, a second control bus coupled to the system control processor, and the ports coupled to the system control processor by the second control bus. The system is controlled by a global bulk memory having a port of one and multiple ports having two of the ports connected to two of the ports in the data network, and the second control bus And a plurality of functional processing elements each connected to a processor and each one connected to one of the ports on the global bulk memo.
제2항에 있어서, 각각의 신호 클러스터가 상기 데이타 네트워크 및 제2 제어 버스에 연결되고 입력/출력 인터페이스를 갖는 최소한 한개의 입력/출력 소자를 더 포함하는 것을 특징으로 하는 신호 처리기 구조.3. The signal processor structure of claim 2, wherein each signal cluster further comprises at least one input / output element coupled to the data network and a second control bus and having an input / output interface.
제3항에 있어서, 상기 시스템 제어 처리기가 상기 신호 처리 클러스터간의 결합이 비교적 약한 상기 데이타 네트워크상에 있는 포트간의 전송을 위해 상기 제1제어 버스에 대한 액세스 및 네트워크에 대한 액세스를 메시지 단위로 조정하고, 상기 시스템 제어 처리기가 각각의 상기 신호 처리 클러스터내의 결합이 밀접한 각각의 글로발 벌크 메모리 사이클에서의 포트 액세스를 위해 상기 제2제어 버스에 대한 액세스 및 상기 글로발벌크 메모리에 대한 액세스를 워드 단위로 조정하는 것을 특징으로 하는 신호 처리기 구조.4. The system of claim 3, wherein the system control processor coordinates access to the first control bus and access to the network on a message-by-message basis for transmission between ports on the data network where coupling between the signal processing clusters is relatively weak. And the system control processor adjusts the access to the second control bus and the access to the global bulk memory on a word-by-word basis for port access in each global bulk memory cycle in which the coupling within each signal processing cluster is closely coupled. And a signal processor structure.
제4항에 있어서, 상기 글로발 벌크 메모리가 입력이 각각의 상기 포트에 연결되는 워드를 패킹하기 위한 수단, 많은 워드폭의 열을 갖는 메모리 배열에 연결되고 동일하게 많은 워드폭의 열을 갖으며 상기 각각의 워드 패킹 수단의 출력에 연결되는 글로발 메모리 버스, 입력이 상기 글로발 메모리 버스에 연결되고 출력이 각각의 상기 포트에 연결되는 워드를 패킹하기 위한 수단, 및 코너 선회 주소 지정으로 각각의 많은 워드폭의 열이 독립적으로 주소 지정되는 메모리를 주소 지정하기 위한 수단을 더 포함하고, 메모리 배열 및 글로발 메모리 버스에 대한 포트 액세스가 각각의 메모리 배열 사이클 타임으로 조정되는 것을 특징으로 하는 신호 처리기 구조.5. The apparatus of claim 4, wherein the global bulk memory is a means for packing a word whose input is connected to each said port, the memory array having a row of many word widths and having a row of equally many word widths. A global memory bus coupled to the output of each word packing means, means for packing a word connected to the global memory bus and an output coupled to each of the ports, and each large word width with corner pivot addressing And means for addressing memory in which a column of columns is independently addressed, wherein port access to the memory array and the global memory bus is adjusted to respective memory array cycle times.
제5항에 있어서, 상기 데이타 네트워크가 각각의 포트가 우선순위 레벨을 갖는 상기 전 크로스바를 통해 한 포트를 동시에 액세스하려고 시도하는 포트들간의 우선순위를 결정하기 위한 수단, 다른 포트와 현재 통신하고 있는 포트를 액세스하려고 시도하는 포트들에게 분주 신호들을 송신하기 위한 수단, 고 운선순위 레벨의 임의의 제2타임 포트가 이전 분주 포트에 대한 액세스를 수용하기 전에 대기 상태의 제1타임 포트가 이전 분주 포트에 대한 액세스를 수용하도록 현재 분주 포트가 분증하지 않을때까지 상기 분주 포트로 선로를 개설하려고 시도하는 상기 제1타임포트를 대기 상태에 두기 위한 수단, 다수의 메시지 우선순위 레벨을 제공하기 위한 수단, 및 상기 데이타 네트워크상에 있는 임의의 포트로 또는 포트로 부터의 저 우선 순위의 메시지를 임시 중지시켜서 고 우선순위의 메시지가 상기 데이타 네트워크상에 있는 동일 포트로 또는 포트로부터 전송될 수 있게 하기 위한 수단을 더 포함하는 것을 특징으로 하는 신호 처리기 구조.6. The apparatus of claim 5, wherein the data network is in communication with other ports, the means for determining priorities among ports attempting to simultaneously access one port through the entire crossbar where each port has a priority level. Means for transmitting dispense signals to the ports attempting to access the port, wherein the first time port in standby waits for any second time port at a high priority level to accept access to the previous dispense port. Means for placing the first timeport in a waiting state that attempts to open a line to the dispense port until the current dispense port does not evaporate to accommodate access to; means for providing a plurality of message priority levels; And low priority mesh to or from any port on the data network. A temporary stop by said first signal processor architecture further comprises a means to be able to be transmitted from the same port or ports on a message of priority the data network.
제6항에 있어서, 상기 글로발 벌크 메모리강 다중 관물들 및 각각의 상기 다중 관물들간의 전 크로스바 상호연결성을 갖는 서브데이타 플로우 네트워크를 포함하고, 상기 글로발 메모리상에 있는 각각의 상기 다중 포트들의 임의의 상기 기능 처리 소자들간 및 임의의 기능 처리 소자와 상기 글로발 벌크 메모리상에 있는 상기 포트에 연결된 상기 데이타 네트워크 포트간의 상기 서브데이타 플로우 네트워크를 통해 전송될 수 있도록 상기 서브데이타 플로우 네트워크상에 있는 상기 다중 관물들중의 한 관문에 연결되는 것을 특징으로 하는 신호 처리기 구조.7. The apparatus of claim 6, comprising a subdata flow network having said global bulk memory steel multi-conduits and a full crossbar interconnection between each said multi-conduits, wherein any of said multiple ports on said global memory are: The multiple conduit on the subdata flow network such that it can be transmitted over the subdata flow network between the function processing elements and between any function processing element and the data network port connected to the port on the global bulk memory. Signal processor structure, characterized in that connected to one of the gates.
제7항에 있어서, 상기 데이타 플로우 네트워크와 함께 상기 서브데이타 플로우 네트워크가 데이타가 상기한 신호 처리 클러스터내에 있는 임의의 상기 기능 처리 소자와 다른 상기 신호 처리 클러스터내에 있는 임의의 상기 기능 처리 소자 및 상기 글로발 벌크 메모리간의 상기 서브데이타 플로우 네트워크 및 상기 데이타 네트워크를 통해 전송될 수 있게하는 수단, 및 데이타가 임의의 상기 기능 처리 소자와 상기 제1입력/출력 소자간의 상기 서브데이타 플로우 및 상기 데이타 네트워크를 통해 전송될 수 있게 하는 수단을 제공하는 것을 특징으로 하는 신호 처리기 구조.8. The method of claim 7, wherein the subdata flow network, in conjunction with the data flow network, is further comprised of any of the function processing elements and the global in the signal processing cluster, where data is different from any of the function processing elements in the signal processing cluster. Means for enabling transfer of data between the subdata flow network and the data network between bulk memories, and transfer of data through the data network and the subdata flow between any of the functional processing elements and the first input / output element. Providing a means for enabling said signal processor structure.
제8항에 있어서, 상기 데이타 네트워ㅋ, 및 각각의 상기 클러스터내에 각각의 상기 시스템 제어 처리기에 연결되는 제1검사 및 유지보수 버스, 및 상기 1개의 제2 검사 및 보수유지 버스가 각각의 상기 신호처리 클러스터내에서 상기 시스템 제어 처리기, 상기 글로발 벌크 메모리, 각각의 상기 기능 처리 소자, 및 상기 입력/출력소장에 연결되는 많은 제2검사 및 유지보수 버스를 더 포함하는 것을 특징으로 하는 신호 처리기 구조.9. The system of claim 8, wherein the data network and a first inspection and maintenance bus coupled to each of the system control processors in each cluster are connected to each of the signals. And a plurality of second inspection and maintenance buses coupled to the system control processor, the global bulk memory, each of the functional processing elements, and the input / output collection within a processing cluster.
제9항에 있어서, 상기 제1제어 버스 및 상기 제1검사 및 유지보수 버스에 연결되는 최소한 1개의 제2입력/출력 소자를 더 포함하는 것을 특징으로 하는 신호 처리기 구조.10. The signal processor structure of claim 9, further comprising at least one second input / output element coupled to the first control bus and the first inspection and maintenance bus.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.